WO2008069325A1 - 半導体記憶装置および半導体装置 - Google Patents

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Hiroshi Sunamura
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Definitions

  • the present invention relates to a semiconductor memory device and a semiconductor device. More specifically, the present invention relates to a semiconductor memory device capable of holding information by trapping electric charges at a trap level in a gate insulating film, and a mixed mounting thereof. The present invention relates to a semiconductor device.
  • Flash memory which is a typical example of non-volatile memory, mainly uses floating gates, but it is said that it is difficult to reduce the thickness of the tunnel gate oxide film and is approaching the limit of miniaturization. It is said that.
  • EOT equivalent oxide thickness
  • a trap type semiconductor memory device forms an insulating film having a trap level on a tunnel gate oxide film formed on a semiconductor substrate, and traps electric charges at the trap level existing in the insulating film. Store information.
  • Typical examples of trap-type semiconductor memory devices that use trap levels in the insulating film as storage nodes include MNOS (Metal—Nitride—Oxide—Semiconductor) memory and MONOS (Met al-Oxide—Nitride—Oxide—Semiconductor). ) Memory.
  • MNOS memory and MONOS memory a silicon nitride film (N) is used as an insulating film having a trap level.
  • N silicon nitride film
  • a silicon nitride film that serves as a trap-containing layer of a trap-type semiconductor memory device is usually 4 nm. It is recommended to use a thickness of 1 Torr or more. However, the thickness of this silicon nitride film also acts as a limiting factor for EOT thinning. In addition, the force S, which is moving to use high-k materials instead of silicon nitride films, and the thickness of high-k films also act as limiting factors for EOT thinning. In addition, MNOS memory and MONOS memory have a problem with long-term retention characteristics at high temperatures (150 degrees Celsius) because carriers tend to move laterally when the trap density is high.
  • FIG. 1 is a cross-sectional view of a semiconductor memory device disclosed in Japanese Unexamined Patent Publication No. 2004-055969 and Japanese Unexamined Patent Publication No. 2002-222875.
  • the nanocrystal type semiconductor memory device 50 includes an impurity diffusion layer 52, 53 that becomes a source / drain region formed in a surface region of a silicon substrate 51, and a silicon oxide film on a channel region between the impurity diffusion layers 52, 53. And a gate electrode 56 made of polysilicon, for example. In the silicon oxide film 55, nanocrystals 54 made of tantasten or the like as a charge storage layer are embedded.
  • the semiconductor memory device 50 has an MIS type transistor structure sandwiched between a silicon substrate 51 and a gate electrode 56.
  • the insulating structure is composed of a silicon oxide film 55 in which a nanocrystal 54 is embedded. .
  • a write operation using a channel hot electron (CHE) in the nanocrystal semiconductor memory device shown in FIG. 1 will be described.
  • Writing by CHE injection is performed by applying a voltage higher than a specific voltage between the impurity diffusion layers 52 and 52 (between the source and drain), and further applying a voltage higher than a specific voltage to the gate electrode 56.
  • the source (52) is grounded, a voltage of 3V or higher is applied to the drain (53), and a voltage of 4V or higher is applied to the gate electrode 56.
  • the erase operation is performed by injecting hot holes generated in the vicinity of the impurity diffusion layer 52 or 53 by the band-to-band tunneling into the nanocrystal 54 to neutralize the accumulated electrons.
  • a hot hole is generated by applying a voltage higher than a specific voltage between the source and drain, and applying a voltage higher than a specific voltage in absolute value to the gate electrode 56.
  • the source is grounded, a voltage of 3 V or higher is applied to the drain, and a voltage of ⁇ 4 V or lower is applied to the gate electrode 56.
  • the above-described operation method is based on an n-type nanocrystal semiconductor memory device in which the silicon substrate 51 is p-type and the impurity diffusion layers 52 and 53 are source / drain regions, and the n-type nanocrystalline semiconductor memory device is n. Even in the p-type nanocrystal semiconductor memory device in which the impurity diffusion layers 52 and 53 are made p-type, the roles of electrons and holes can be exchanged.
  • the present inventors are engaged in research and development of semiconductor memory devices, and are conducting various studies on improving the performance of semiconductor memory devices.
  • research on MONOS-type semiconductor memory devices has been especially focused.
  • EOT thinning which increases the read current of memory cells, is important for increasing the reading speed
  • EOT thinning technology especially a trap memory structure with nanocrystals
  • the size of the nanocrystal is usually 3 nanometers or more, which is more than half the thickness of the tunnel oxide film and the upper oxide film. Therefore, unevenness is generated in the oxide film around the nanocrystal. Furthermore, due to the concentration of the electric field due to the shape of the nanotalister, it has become necessary to increase the thickness of the oxide film in order to ensure the reliability of the memory cell. With the conventional technologies described above, it is difficult to produce a flash memory with a thin EOT layer, and a trap memory having a trap film formed by a new method is necessary to increase the read current of the flash memory cell. It was.
  • the semiconductor memory device clarified in the present invention solves the problem that has been clarified after manufacturing the above-described conventional nanocrystalline semiconductor memory device.
  • An object of the present invention relates to a semiconductor memory device capable of holding information by trapping electric charges in a trap in a gate insulating film, when holding 2-bit information at a high temperature in a conventional element structure.
  • the object is to provide a structure for improving the information holding capability by suppressing the lateral diffusion of charges, which has been a cause of the loss of stored information, and for realizing low-cost and high-speed reading.
  • the semiconductor memory device clarified in the present invention is a semiconductor memory device that performs a memory operation by capturing electric charge in the gate insulating film, and the gate insulating film includes oxygen in the insulating film. And a first insulating film containing a discrete first impurity at an atomic level that is easy to form a bond.
  • the semiconductor memory device clarified in the present invention is a semiconductor memory device that performs a memory operation by capturing charges in a gate insulating film, and is formed in a semiconductor substrate and the semiconductor substrate.
  • the gate insulating film includes a first insulating film containing a discrete first impurity at an atomic level that easily forms a bond with oxygen in the insulating film.
  • a semiconductor substrate, first and second impurity diffusion layers formed in the semiconductor substrate, and the semiconductor substrate A gate insulating film formed, and a first gate electrode formed on the semiconductor substrate via the gate insulating film, the gate insulating film easily forming a bond with oxygen in the insulating film.
  • the concentration of the first charge trapping site that is more formed on impurity is LxlO less than 12 / cm 2 or more LxlO 14 pieces / cm 2 It is characterized by that.
  • the semiconductor memory device clarified in the present invention is characterized in that the first impurity which is easy to form a bond with the oxygen of the silicon oxide film and is discrete at the atomic level is a metal.
  • the amount of the first impurity added is less than the monoatomic layer in terms of the thickness of the metal layer.
  • the semiconductor memory device clarified in the present invention is characterized in that the first impurity which is easy to form a bond with the oxygen of the silicon oxide film and is discrete at the atomic level is titanium.
  • the second impurity is
  • the first insulating film, or the first insulating film and the second insulating film are silicon oxide films. It is a feature.
  • Al O, SiN or SiON is provided on the first insulating film or the second insulating film.
  • the semiconductor memory device according to the present invention as described above can be sufficiently realized using the current integrated circuit formation technique, and a semiconductor memory device can be manufactured as long as it has a conventional integrated circuit formation technology. Can be done without problems. Realization of 2-bit operation compared to conventional MNOS and MONOS memories by forming a semiconductor memory device clarified by the present invention Therefore, it becomes possible to manufacture a semiconductor memory device that can sufficiently retain locally written charges.
  • the conventional element structure is capable of holding at high temperature. It became prominent! /, It was possible to suppress the lateral diffusion, and to retain the charge that was written locally, and realized 2-bit operation. Furthermore, the structure clarified in the present invention can significantly reduce the cost of device fabrication and realize high-speed reading.
  • FIG. 1 is a cross-sectional view showing a structure of a conventional semiconductor memory device.
  • FIG. 2 is a cross-sectional view showing the structure of the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 3 Comparison of the in-plane arrangement of nanocrystals (A) in the conventional semiconductor memory device and the in-plane arrangement of discrete impurities (B) at the atomic level in the semiconductor memory device of the present invention.
  • FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment of the present invention in the order of steps.
  • FIG. 5 is a graph showing a write characteristic (A) of the semiconductor memory device according to the first embodiment of the present invention and a write characteristic (B) of a conventional semiconductor memory device.
  • FIG. 6 is a graph showing retention characteristics at 150 ° C. between the semiconductor memory device according to the first embodiment of the present invention and a conventional example.
  • FIG. 7 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the second embodiment of the present invention in the order of steps.
  • FIG. 8 is a sectional view showing the structure of a semiconductor memory device according to a third embodiment of the present invention.
  • FIG. 9 is a sectional view showing a structure of a semiconductor memory device according to a fourth embodiment of the present invention.
  • FIG. 10 is a sectional view showing a structure of a semiconductor memory device according to a fifth embodiment of the present invention.
  • FIG. 11 is a sectional view showing the structure of a semiconductor memory device according to a sixth embodiment of the present invention.
  • the inventors of the present invention have repeatedly studied semiconductor memory devices for solving the above problems. Before showing the present embodiment, the matters that the present inventors have examined in advance will be described. Note that the charge that can be stored in a MONOS semiconductor memory device as described above can be an electron or a hole. Here, the discussion is based on the assumption that the charge is stored in an electron. Even when holes are used as stored charges, the present invention clearly It is clear that the same effect can be obtained with the structure.
  • the semiconductor memory device 10 includes a semiconductor substrate 11, a first impurity diffusion layer 12 and a second impurity diffusion layer 13 formed in the semiconductor substrate 11, and a semiconductor substrate 11.
  • the silicon oxide film 14 that easily forms bonds with oxygen constituting the gate insulating film 15 and contains discrete impurities at the atomic level is replaced by a discrete impurity at atomic level that easily forms bonds with oxygen.
  • An oxide film such as a silicon oxynitride film containing aluminum, an aluminum film, an aluminum silicate film, or a hafium silicate film may be used.
  • a silicon oxynitride film or a metal silicate film it is preferable to use a film having a composition with a large band gap. Specifically, a composition having 5 electron volts or more is preferable.
  • the charge accumulated in the silicon oxide film 14 is not separated from the silicon oxide film! /, Any insulating material that can serve as a potential barrier can be used.
  • the gate insulating film 15 contains an oxide film that easily forms bonds with oxygen in the oxide film and contains discrete impurities at the atomic level, and it is easy to form bonds with oxygen in the oxide film.
  • the material of the gate insulating film 15 that sandwiches an oxide film containing discrete impurities at the atomic level is a silicon oxide film, a high dielectric constant insulating film, or a combination thereof. Can be used.
  • FIG. 3A shows a top view and a cross-sectional view of a charge storage layer in a semiconductor memory device using a conventional nanocrystal as a charge storage layer
  • FIG. 3B clearly shows the present invention.
  • the top view and cross-sectional view of the charge storage layer in the semiconductor memory device to be manufactured are shown.
  • the density of nanocrystals in FIG. 3 (A) and FIG. 3 (B) The impurity concentrations in are the same.
  • Figure 3 (A) shows! / In Fig. 3 (B), however, the amount of charge that can be captured is the same, and the amount of change in the threshold voltage is the same.
  • the difference between the nanocrystal arrangement period and the nanocrystal diameter is the distance between the nanocrystals (in the figure).
  • the distance at which atomic level impurities are arranged becomes the distance between impurities (distance B in the figure). .
  • the distance between the sites for capturing charges can be increased by the diameter of the nanocrystal while having the same charge trapping capability.
  • the frequency of charge exchange between the capture sites decreases as the distance between the capture sites increases.
  • the inventors need to use an element that can form a bond with oxygen of the silicon oxide film as an element to be added to the silicon oxide film. I just thought it was. By forming a bond with oxygen of the silicon oxide film, it adheres to the silicon oxide film without agglomeration at the atomic level, and the discrete charge trapping sites intended by the present invention can be formed. As a result of further studies, the use of metals such as titanium, zirconium, and hafnium as elements that easily form bonds with oxygen in the silicon oxide film improves the discreteness and improves the retention characteristics. It has been understood that.
  • the thickness of the metal film is preferably less than a monoatomic layer, or less than 2 angstroms. More preferably, it is less than 0.5 atomic layer or less than 1 angstrom.
  • discrete charge trapping sites can be formed at the atomic level in the silicon oxide film.
  • an element that easily forms a bond with oxygen in the silicon oxide film it is possible to achieve discreteness at the atomic level. From the above, it is possible to suppress the exchange of charges between the charge trapping sites and to suppress the loss of 2-bit information in the high temperature holding state.
  • the absolute amount of impurities added to the oxide film can be greatly reduced, so that it is easy to improve the quality of the silicon oxide film around the impurities.
  • FIG. 4 is a sectional view showing a method for manufacturing the semiconductor memory device 10 according to the first embodiment of the present invention.
  • the semiconductor memory device 10 includes a semiconductor substrate 11, a first impurity diffusion layer 12 and a second impurity diffusion layer 13 formed in the semiconductor substrate 11, and a silicon oxide film.
  • the silicon oxide film 14 containing discrete impurities at the atomic level is easy to form bonds with oxygen of the gate insulating film part 15a and the gate insulating film part 15b.
  • a gate insulating film 15 formed on the semiconductor substrate 11 included therein and a first gate electrode 16 formed on the semiconductor substrate 11 via the gate insulating film 15 are provided.
  • parts 15a and 15b of the gate insulating film 15 other than the silicon oxide film 14 that contains discrete impurities at the atomic level that easily form bonds with oxygen in the silicon oxide film are not formed on the silicon oxide film.
  • the insulating material can be used as long as it is a potential barrier for preventing the charge accumulated in the silicon oxide film 14 containing discrete impurities at the atomic level from being released.
  • the gate insulating film 15 includes a silicon oxide film 14 that easily forms a bond with oxygen of the silicon oxide film and contains discrete impurities at the atomic level.
  • the material of the gate insulating film 15 that sandwiches the silicon oxide film 14 containing the discrete impurities at the atomic level, which can easily form a bond can be a silicon oxide film, a high dielectric constant insulating film, or a combination thereof.
  • the semiconductor substrate 11 is prepared by a method well known by a conventional integrated circuit manufacturing method.
  • silicon, silicon “on” insulator, or the like is suitable.
  • a part 15a of the gate insulating film is formed on the semiconductor substrate 11 by a well-known method [FIG. 4 (A)].
  • a silicon-on-insulator is used for the semiconductor substrate 11, a silicon oxide film formed by thermally oxidizing the semiconductor substrate 11 is suitable as a part 15a of the gate insulating film.
  • a film having a larger band gap is preferable. Specifically, those having 5 electron volts or more are preferred, such as alumina. In the case of alumina, a chemical vapor deposition method using raw material gas is suitable. In addition, a laminated structure of the above-described silicon oxide film or high dielectric constant insulating film was also possible.
  • the film thickness of part 15a of the gate insulating film should be 4 nanometers or more.
  • a silicon oxide film 14 containing discrete impurities at an atomic level that easily forms bonds with oxygen in the silicon oxide film is formed.
  • impurities are deposited directly on the silicon oxide film in a vacuum chamber.
  • a thin silicon oxide film is first deposited, and then impurities are deposited in a vacuum chamber.
  • a thin silicon oxide film for example, Film formation methods such as vapor phase chemical growth using monosilane gas or NO gas are suitable.
  • a thickness of about 0.2 to 1.5 nanometers was sufficient.
  • a method that can control the amount of deposited impurities such as vacuum evaporation and sputtering, was suitable.
  • the deposited impurities were distributed in the silicon oxide film at a depth of about 0.2 to 1.5 nanometers.
  • the force S and impurities depending on the element to be deposited are preferably those that can exist discretely on the silicon oxide film, and the results are particularly good for metals. Among metals, it was found that titanium, zirconium, and hafnium showed good discreteness.
  • the density of charge trapping sites are formed by the impurities, were adjusted to a 12 / cm 2 or more 1x10 1 less than 4 / cm 2 LxlO. For example, when titanium is used, the density of charge trapping sites is about 7xl0 12 pieces / cm 2 when the deposition amount is set to 0.4 angstrom.
  • a silicon oxide film 14 containing discrete impurities at an atomic level that can easily form bonds with oxygen in the silicon oxide film was formed [FIG. 4B].
  • a part 15b of the gate insulating film and a gate electrode material layer 16a are formed on the silicon oxide film 14 containing discrete impurities at the atomic level (FIG. 4C).
  • the part 15b of the gate insulating film has a thickness of 5 nanometers or more, it is sufficient as a nonvolatile semiconductor memory device.
  • silicon oxide film vapor phase chemical growth method using monosilane gas or N 2 O gas
  • the film forming method such as was suitable.
  • a silicon oxynitride film or a high dielectric constant insulating film to which a small amount of nitrogen is added can be used.
  • a film having a larger band gap is preferable.
  • those having 5 electron volts or more are preferable, and for example, alumina is preferable.
  • a chemical vapor deposition method using a raw material gas is suitable.
  • a laminated structure of the above-described silicon oxide film or high dielectric constant insulating film was possible.
  • a metal or metal silicide formed by a polysilicon sputtering method or the like formed by monosilane gas is suitable, and a film thickness of 50 nanometers or more is sufficient. .
  • a photoresist 17 was formed on the gate electrode material layer 16a [FIG. 4 (D)]. Photoresist 17 was exposed by optical exposure using a normal mask, and a photoresist 17 ′ having a desired gate pattern was formed by performing development processing [FIG. 4 (E)].
  • a part of the gate insulating film 15a formed on the silicon substrate 11, a silicon oxide film 14 containing impurities, and a part 15b of the gate insulating film are formed.
  • the gate insulating film 15 and the gate electrode material layer 16a formed on the silicon substrate 11 through the gate insulating film 15 were processed.
  • dry etching or wet etching is optimal.
  • a gate insulating film 15 comprising a gate insulating film portion 15a formed on the silicon substrate 11, a silicon oxide film 14 containing impurities, and a gate insulating film portion 15b in a gate pattern.
  • the first gate electrode 16 was formed on the silicon substrate 11 through the gate insulating film 15 [FIG. 4 (F)].
  • a gate insulating film 15 composed of a part 15a of the processed gate insulating film, a silicon oxide film 14 containing impurities, and a part 15b of the gate insulating film, and the silicon substrate 11 on the gate insulating film 15 via the gate insulating film 15
  • the first impurity diffusion layer 12 and the second impurity diffusion layer 13 are formed in the semiconductor substrate 11 by performing ion implantation on the first gate electrode 16 formed in FIG. 4 (G). ].
  • the drain voltage is set to 4V
  • the source voltage is set to 0V
  • CHE writing is performed at the gate voltage of 6V.
  • the threshold voltage of the semiconductor memory device 10 changed as shown in FIG. 5 (A). It can be seen that the reverse 'lead threshold voltage (black circle) changes first, and the forward' read threshold voltage (white circle) starts increasing after a delay. Thus, it was shown that local writing is possible in the semiconductor memory device 10 according to the first embodiment of the present invention.
  • the write characteristics (threshold voltage change vs.
  • the threshold voltage of the write cell changes almost as shown by a black circle in FIG. A powerful force.
  • the threshold value of the writing cell is remarkably lowered as shown by the black triangle in FIG. Examining the details, the threshold drop in nanocrystals is accompanied by the lateral diffusion of charges, and the retention at 150 degrees Celsius with the inclusion of discrete impurities at the atomic level is the lateral direction of the charges. It was a component that was due to diffusion suppression.
  • the semiconductor memory device 10 according to the first embodiment which has power to the present invention, has a sufficient holding force at 150 degrees Celsius compared to the nanocrystalline semiconductor memory device.
  • the film quality of the surrounding oxide film in which impurities are present It has been found as an effect that the effect on the surface is much less than when conventional nanocrystals are used. This makes it possible to reduce the thickness of the silicon oxide film 15b formed on top of the silicon oxide film 14 containing discrete impurities at the atomic level, which can easily form bonds with oxygen in the silicon oxide film. .
  • the silicon oxide film 15b up to 5 nanometers is obtained in the semiconductor memory device 10 according to the first embodiment, which has the power S, which is inadequate even with the 10 nanometer silicon oxide film 15b. Can be made thinner, realizing high on-state current and high-speed readout.
  • FIG. 7 is a cross-sectional view showing a method for manufacturing the semiconductor memory device 20 according to the second embodiment, which is particularly useful for the present invention.
  • the semiconductor memory device 20 includes a semiconductor substrate 21, a first impurity diffusion layer 22 and a second impurity diffusion formed in the semiconductor substrate 21.
  • the gate insulating film 25 other than the silicon oxide film 24 containing discrete first impurities at the atomic level and the second silicon oxide film 28 containing second impurities different from the first impurities formed thereon.
  • Part of the gate insulating film 25a and 25b that constitutes the silicon oxide film 24 is not limited to the silicon oxide film, and is easily accumulated in the silicon oxide film 24 containing discrete impurities at an atomic level that easily forms bonds with oxygen in the silicon oxide film. Any insulating material can be used as long as it can serve as a potential barrier for preventing the released charge from being released.
  • the gate insulating film 25 includes a silicon oxide film 24 containing discrete first impurities and a second silicon oxide film 28 containing second impurities different from the first impurities formed thereon.
  • the material of 25a and 25b can be a silicon oxide film, a high dielectric constant insulating film, or a combination thereof.
  • a semiconductor substrate 21 is prepared by a method well known by a conventional integrated circuit manufacturing method.
  • silicon, silicon “on” insulator, or the like is suitable for the semiconductor substrate 21 .
  • a part 25a of the gate insulating film is formed on the semiconductor substrate 21 by a well-known method [FIG. 7 (A)].
  • silicon is used as the semiconductor substrate 21, a silicon oxide film formed by thermally oxidizing the semiconductor substrate 21 is suitable as a part 25 a of the gate insulating film.
  • a film having a larger band gap is preferable.
  • alumina those having 5 electron volts or more are preferred, such as alumina.
  • a chemical vapor deposition method using raw material gas is suitable.
  • a laminated structure of the above-described silicon oxide film or high dielectric constant insulating film was also possible.
  • the thickness of part 25a of the gate insulating film is 4 nm. I should have made it more than 1 Torr.
  • a silicon oxide film 24 containing a first impurity that is discrete at the atomic level and easily forms a bond with oxygen of the silicon oxide film is formed.
  • the first impurity is deposited directly in the vacuum chamber on the silicon oxide film.
  • the part 25a of the gate insulating film is other than the silicon oxide film, a thin silicon oxide film is first deposited, and then the first impurity is deposited in the vacuum chamber.
  • a thin silicon oxide film can be formed, for example, by vapor deposition using monosilane gas or N 2 O gas.
  • a film thickness of about 0.2 to 1.5 nanometers was sufficient.
  • a method that can control the amount of impurity deposition, such as vacuum evaporation, is suitable.
  • the deposited first impurity was distributed in the silicon oxide film in a range of about 0.2 to 1.5 nanometers in depth.
  • the first impurity is preferably one that can exist discretely on the silicon oxide film, and the result is particularly good for metals. Among the metals, it was found that when titanium, zirconium and nofnium were used, good discreteness was exhibited.
  • the density of charge trapping sites are formed by the first impurity was adjusted to a 12 / cm 2 or more LxlO less than 14 / cm 2 LxlO. For example, when titanium is used, the density of charge trapping sites is about 7xl0 12 / cm 2 when the deposition amount is set to 0.4 angstrom.
  • a silicon oxide film 24 containing discrete first impurities at an atomic level, which is easy to form a bond with oxygen of the silicon oxide film was formed [FIG. 6B].
  • a second silicon oxide film 28 containing a second impurity different from the first impurity is deposited on the silicon oxide film 24 containing the first impurity.
  • the concentration of nitrogen may be, for example, about 0.1% for 0.1 force.
  • the thickness of the second silicon oxide film 28 containing the second impurity may be about 0.5 to 2 nanometers.
  • the deposition of the second silicon oxide film 28 includes a method of first forming a silicon oxide film and then introducing the second impurity, and a method of directly forming a silicon oxide film containing the second impurity. there were. In the former, monosilane gas or NO gas is used.
  • the chemical vapor deposition method, the vapor chemical growth method using a gas such as TEOS, and the sputtering method using a silicon oxide film as the target are conceivable.
  • the second impurity is nitrogen
  • nitrogen can be introduced by a method of heat treatment in an ammonia gas atmosphere or exposure to nitrogen plasma. The law, etc. was good.
  • a sputtering method or the like was suitable.
  • An upper portion of a two-layer structure comprising a silicon oxide film 24 containing discrete first impurities and a second silicon oxide film 28 containing second impurities formed thereon is provided on one of the gate insulating films.
  • the portion 25b and the gate electrode material layer 26a are formed [FIG. 7C].
  • the part 25b of the gate insulating film is 5 nanometers or more, it is sufficient as a nonvolatile semiconductor memory device.
  • silicon oxide film vapor phase chemical growth using monosilane gas or N 2 O gas
  • the film forming method such as the method was suitable.
  • a silicon oxynitride film or a high dielectric constant insulating film to which a small amount of nitrogen is added.
  • a film having a larger band gap is preferable.
  • those having 5 electron volts or more are preferred, such as alumina.
  • a chemical vapor deposition method using a raw material gas is suitable.
  • a laminated structure of the above-described silicon oxide film or high dielectric constant insulating film was possible.
  • a metal or metal silicide formed by polysilicon sputtering using monosilane gas is suitable, and a film thickness of 50 nanometers or more is sufficient.
  • a photoresist 27 is formed on the gate electrode material layer 26a in order to process the gate insulating film 25 composed of 25b and the gate electrode material layer 26a formed on the silicon substrate 21 through the gate insulating film 25.
  • the photoresist 27 was exposed by optical exposure using a normal mask, and a photoresist 27 ′ having a desired gate pattern was formed by developing (FIG. 6E).
  • etching dry etching or wet etching is optimal.
  • the threshold voltage of the write cell hardly changed.
  • the threshold value of the write cell is remarkably reduced. Therefore, it was found that if the silicon oxide film contains discrete impurities at the atomic level, the written information can be read sufficiently even after 10 years. Therefore, it was shown that the semiconductor memory device 20 according to the second embodiment of the present invention has a sufficient holding force at 150 degrees Celsius.
  • the semiconductor memory device 20 according to the second embodiment which is effective in the present invention, since the amount of the first impurity added is a very small amount at the atomic level, the peripheral oxide film in which the first impurity exists is present. The effect on the film quality was found to be much less than when using conventional nanocrystals. It was also found that the formation of the second silicon oxide film 28 containing the second impurity further reduces the influence of the first impurity on the surrounding oxide film quality. This makes it easy to form bonds with oxygen in the silicon oxide film, and the silicon oxide film 24 containing the first impurity discrete at the atomic level and the second impurity containing the second impurity different from the first impurity formed thereon.
  • FIG. 8 is a structural sectional view showing a semiconductor memory device 30 according to the third embodiment of the present invention.
  • the silicon oxide film 34 that contains atoms and discrete impurities that easily form bonds with oxygen in the silicon oxide film is described only in the case where the entire gate insulating film is formed of a silicon oxide film. It may be due to other gate insulating film structure. The same applies to the following embodiments.
  • the semiconductor memory device 30 is formed on the semiconductor substrate 31, the first impurity diffusion layer 32 and the second impurity diffusion layer 33 formed in the semiconductor substrate 31, and the semiconductor substrate 31. And a first gate electrode 36 formed on the semiconductor substrate 31 via the gate insulating film.
  • the first gate electrode 36 forms a bond with a part 35a of the gate insulating film formed of the silicon oxide film and an oxygen of the silicon oxide film formed on the part 35a of the gate insulating film.
  • Gate insulation having a silicon oxide film 34 containing impurities easily separated at an atomic level and a part 35b of a gate insulating film formed by the silicon oxide film 34 formed on the silicon oxide film 34 containing impurities
  • a second gate insulating film 39 that does not have the silicon oxide film 34 containing discrete impurities at the atomic level, and has the silicon oxide film 34 containing discrete impurities.
  • the silicon oxide film is formed on one side of the source / drain region, and the second gate insulating film 39 is formed on the other side.
  • FIG. 9 is a structural sectional view showing a semiconductor memory device 30 according to the fourth embodiment of the present invention.
  • the first gate electrode 36 includes a gate insulating film having a silicon oxide film 34 that easily forms bonds with oxygen of the silicon oxide film and includes discrete impurities at an atomic level, and discrete impurities.
  • the gate insulating film having the silicon oxide film 34 containing impurities is formed so as to straddle the second gate insulating film 39 not containing the silicon oxide film contained therein. Near the impurity diffusion layer 33, the second gate insulating film 39 is formed in the center of the channel region. ing.
  • FIG. 10 is a structural sectional view showing a semiconductor memory device 30 according to the fifth embodiment of the present invention. 10, parts that are the same as the parts in FIG. 8 showing the third embodiment are given the same reference numerals, and redundant descriptions are omitted.
  • a first gate electrode 36 and a second gate electrode 36 ′ are provided on the semiconductor substrate 31, and the first gate electrode 36 is easy to form a bond with oxygen of the silicon oxide film at the atomic level.
  • the second gate electrode 36 ′ is formed on the second gate insulating film 39 that does not have the silicon oxide film containing discrete impurities, and is formed on the gate insulating film having the silicon oxide film 34 containing discrete impurities. Is formed.
  • the second gate electrode 36 ′ is formed such that a part thereof is placed on the first gate electrode 36.
  • the first gate electrode 36 and the second gate electrode 36 ′ are insulated from each other by an insulating film 41, and a sidewall insulating film 40 is formed on the side surface of the first gate electrode 36.
  • FIG. 10 is a structural sectional view showing a semiconductor memory device 30 according to the sixth embodiment of the present invention.
  • the second gate electrode 36 ′ is formed on the second gate insulating film 39 that does not have a silicon oxide film containing discrete impurities at the atomic level, and the first gate is formed on both sides thereof.
  • An electrode 36 is formed on the gate insulating film having a silicon oxide film 34 that easily forms bonds with oxygen of the silicon oxide film and contains discrete impurities at the atomic level.
  • the sidewall insulating film 40 between the first gate electrode 36 and the second gate electrode 36 ′ may include a silicon oxide film 34 containing discrete impurities.
  • a more preferable form is a form in which impurities contained in the sidewall insulating film 40 are suppressed or eliminated.
  • a directional sputtering may be used so that impurities are included only in the bottom surface of the silicon oxide film.
  • the above-described semiconductor memory devices according to the third to sixth embodiments which have the power of the present invention, have a charge compared to the conventional MONOS type semiconductor memory device using nanocrystals. As a result, it was possible to realize a semiconductor memory device in which lateral diffusion of the semiconductor was sufficiently suppressed and excellent in high temperature holding power.
  • the semiconductor memory devices of the first to sixth embodiments according to the present invention are arranged on a matrix to constitute a memory array.
  • This memory array can be mixed with logic circuits or logic and other memories (DRAM, SRAM, etc.), and can also be used for non-volatile memory ICs.
  • DRAM logic circuits or logic and other memories
  • non-volatile memory ICs For use as a nonvolatile semiconductor memory device that operates at a high temperature, it is easy to form a bond with oxygen in the silicon oxide film, which is a charge storage layer, on both sides of the silicon oxide film containing discrete impurities at the atomic level.
  • the thickness of the existing gate insulating film or silicon oxide film is preferably 4 nanometers or more.
  • a non-volatile semiconductor memory device that operates at a temperature of about 85 degrees, or a new type of semiconductor memory that is not non-volatile but can be written and erased at high speed, and its retention is longer than conventional DRAM.
  • the thickness of the gate insulating film or silicon oxide film could be less than 4 nanometers.
  • the present invention relates to a semiconductor memory device capable of holding information by trapping electric charges at a trap level in a gate insulating film and a semiconductor device in which the semiconductor memory device is mixedly mounted. It can be applied and is not limited in any way of its use.

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Abstract

　ゲート絶縁膜中トラップに電荷を捕獲することにより情報を保持することが可能な半導体記憶装置において、電荷の横方向拡散を抑制して保持能力を向上させる。半導体基板１１と、前記半導体基板中に形成された第１および第２の不純物拡散層１２、１３と、前記半導体基板上に形成されたゲート絶縁膜１５と、前記ゲート絶縁膜１５を介して前記半導体基板上に形成された第１ゲート電極１６と、を有し、前記ゲート絶縁膜１５は、その内部に、シリコン酸化膜の酸素と結合を作りやすく原子レベルで離散的な不純物を含有したシリコン酸化膜１４を有している。

Description

明 細 書
半導体記憶装置および半導体装置
技術分野
[0001] 本発明は、半導体記憶装置および半導体装置に関し、より詳しくはゲート絶縁膜中 のトラップ準位に電荷を捕獲することにより、情報を保持することが可能な半導体記 憶装置とこれを混載した半導体装置に関するものである。
背景技術
[0002] 本発明に関する現時点での技術水準をより十分に説明する目的で、本願で引用さ れ或いは特定される特許、特許出願、特許公報、科学論文等の全てを、ここに、参照 することでそれらの全ての説明を組入れる。
[0003] 近年、書き換え可能な半導体記憶装置として不揮発性メモリの需要が増加している 。不揮発性メモリの代表例であるフラッシュメモリにおいては、フローティングゲートを 用いたものが主流であるが、トンネルゲート酸化膜の薄層化が困難であるとされてお り、微細化限界に近づきつつあるとされている。一方、メモリセルの酸化膜換算膜厚（ Equivalent Oxide Thickness； EOT)の薄層化はメモリセルの読み出し電流を 大きくするために重要である。
[0004] この薄層化限界を乗り越えられる技術として、トラップ型半導体記憶装置が近年注 目を集めている。トラップ型半導体記憶装置は、半導体基板上に形成されたトンネル ゲート酸化膜上にトラップ準位を有する絶縁膜を形成し、この絶縁膜中に存在するト ラップ準位に電荷を捕獲することにより、情報を記憶する。
[0005] 絶縁膜中のトラップ準位を記憶ノードとするトラップ型半導体記憶装置の代表例とし て、 MNOS (Metal— Nitride— Oxide— Semiconductor)メモリ、 MONOS (Met al - Oxide - Nitride - Oxide - Semiconductor)メモリが挙げられる。 MNOSメモ リおよび MONOSメモリでは、シリコン窒化膜 (N)がトラップ準位を有する絶縁膜とし て用いられる。 MONOS型半導体記憶装置の構造やプログラム方法については、例 え (ま、、特開 2001— 156189号公幸 ίこ述べられてレヽる。
[0006] トラップ型半導体記憶装置のトラップ含有層となるシリコン窒化膜は、通常は 4ナノメ 一トル以上の厚さのものを用いるのがよいとされる。ただし、このシリコン窒化膜の厚 みも EOT薄層化に対する限界要因として働く。また、シリコン窒化膜の代わりに high k材料を用いる動きもある力 S、 high— k膜の厚みも EOT薄層化に対する限界要因 として働く。また、 MNOSメモリおよび MONOSメモリでは、トラップ密度が高い場合 にキャリアの横方向の移動が起こりやすくなるため、高温 (摂氏 150度）での長期の保 持特性 (retention)には問題がある。
[0007] 一方で、シリコン窒化膜などの誘電体薄膜に代わるトラップ含有層としてシリコン酸 化膜中に埋め込んだナノクリスタルを用いる動きがある（例えば、特開 2004— 0559 69号公報、特開 2002-222875号公報参照）。ナノクリスタルの材料には、ドープさ れたシリコンもしくはタングステンなどに代表される金属といういわゆる導電性の材料 を用いるため、 EOTを薄くできる可能性が高い。図 1は、特開 2004— 055969号公 報および特開 2002-222875号公報に開示されている半導体記憶装置の断面図で ある。ナノクリスタル型の半導体記憶装置 50は、シリコン基板 51の表面領域に形成さ れたソース'ドレイン領域となる不純物拡散層 52、 53と、不純物拡散層 52、 53間の チャネル領域上にシリコン酸化膜 55を介して形成された例えばポリシリコンからなる ゲート電極 56とを有する。そして、シリコン酸化膜 55内には電荷蓄積層であるタンダ ステンなどからなるナノクリスタル 54が埋め込まれている。半導体記憶装置 50は、ナ ノクリスタル 54が埋め込まれたシリコン酸化膜 55からなる絶縁構造 (I)力 シリコン基 板 51とゲート電極 56の間に挟みこまれた MIS型のトランジスタ構造となっている。
[0008] 図 1に示されたナノクリスタル型の半導体記憶装置において、チャネル ·ホット'エレ クトロン（Channel Hot Electron； CHE)を用いた書き込み動作について説明す る。 CHE注入による書き込みは、不純物拡散層 52— 52間（ソース—ドレイン間）に特 定の電圧以上の電圧を印加し、さらにゲート電極 56に特定の電圧以上の電圧を印 加することにより行う。例えば、ソース（52)を接地して、ドレイン（53)に 3V以上の電 圧を印加し、ゲート電極 56には 4V以上の電圧を印加するとよい。
[0009] CHE注入法によると、ドレイン（53)近傍において局所的にホット'エレクトロンが発 生するが、シリコン酸化膜 55のエネルギー障壁を乗り越えることができた電子は、離 散的に形成されたタングステン製のナノクリスタル 54に到達し、ナノクリスタル 54のト ラップ準位に捕獲される。この素子構造では、一対のソース'ドレイン間に印加する電 圧を入れ替えることにより、不純物拡散層 52上および不純物拡散層 53上へのナノク リスタル 54中のトラップ準位への局所的書き込みを選択的に実現することができ、一 つのトランジスタ型メモリ素子（50)において、 2ビットの記憶動作が可能となる。ナノク リスタル 54が離散的に形成されているために、キャリアの移動は防止され 2ビット情報 が有効に保持されることになる。一方、消去動作は、バンド間トンネルによって不純物 拡散層 52または 53近辺に発生したホット'ホールを、ナノクリスタル 54に注入して蓄 積された電子を中和することにより行われる。ホット'ホールは、ソース ドレイン間に 特定の電圧以上の電圧を印加し、さらにゲート電極 56に絶対値で特定の電圧以上 の電圧を印加することにより、発生させる。例えば、ソースを接地して、ドレインに 3V 以上の電圧を印加し、ゲート電極 56には— 4V以下の電圧を印加するとよい。なお、 上記の動作方法はシリコン基板 51が p型でソース'ドレイン領域である不純物拡散層 52、 53が n型である n型ナノクリスタル型半導体記憶装置に関するものである力 シリ コン基板 51を n型にして不純物拡散層 52、 53を p型にした p型ナノクリスタル型半導 体記憶装置でも、電子とホールの役割を入れ替えて行うことができる。
発明の開示
発明が解決しょうとする課題
[0010] 本発明者らは、半導体記憶装置の研究開発に従事しており、半導体記憶装置の性 能改善に関する検討を色々と行っている。近年では、特に、 MONOS型の半導体記 憶装置に関する研究を重点的に行っている。特に、読み出し速度高速化のために、 メモリセルの読み出し電流を大きくする EOT薄層化が重要と考え、 EOT薄層化技術 、特にナノクリスタルを有するトラップメモリ構造に関して検討を重ねてきた。検討を重 ねていくと、いくつかの難点に直面した。ここでは、その中でも重要と考えられる以下 の点について述べる。
[0011] 上述の従来例に示された構造を試作検討してみると、所望の保持特性が得られな いことが分かった。特に、ナノクリスタル間での電荷のやり取りが顕著に起こり、 CHE 注入を用いて局所的に電荷を書き込み、 2ビット動作を行おうとしても、高温状態で 保管後に電荷量が面内で平均化されてしまうため、 2ビットの情報が消滅してしまった [0012] ここで見られた電荷の横方向拡散は、シリコン窒化膜をトラップ膜として用いた MO NOS型の半導体記憶装置でも問題となって!/、る現象である。トラップ密度が大き!/、と 横方向拡散が起こりやすくなるため、横方向拡散を防止するために、物理的にソース 端寄りとドレイン端寄りのトラップ膜を分離し、 2ビット動作を行うという試みがなされて いる。ただし、この手法では、素子形成に必要な工程数が大幅に増加してしまい、コ スト増大につながってしまう。一方で、ナノクリスタルの概念も、そもそもは電荷を蓄積 するナノクリスタルが面内で分散していることを利用して、横方向拡散を防止しようと いうものであった。しかし、本発明者らの検討では横方向拡散が顕在化してしまって、 問題の解決にならなかった。
[0013] 一方、ナノクリスタルというある程度の大きさを有する物体が周辺の絶縁膜に与える 影響も無視できなレ、ことが分かった。ナノクリスタルのサイズは通常 3ナノメートル以上 というサイズであり、トンネル酸化膜および上部酸化膜の膜厚の半分以上の大きさで ある。よって、ナノクリスタルの周辺の酸化膜には凹凸が生じてしまう。さらに、ナノタリ スタルの形状に起因した電界集中のため、メモリセルの信頼性確保のためには、かえ つて酸化膜を厚くする必要が出てしまった。以上の従来技術では、 EOTを薄層化し たフラッシュメモリの作製が困難となっており、フラッシュメモリセルの読み出し電流増 大のために新しい手法により形成されたトラップ膜を有するトラップメモリが必要となつ ていた。
[0014] 本発明において明らかにされる半導体記憶装置は、上記の従来例であるナノクリス タル型半導体記憶装置を作製した上で明らかとなった課題を解決するものである。
[0015] 本発明の目的は、ゲート絶縁膜中トラップに電荷を捕獲することにより、情報を保持 することが可能な半導体記憶装置に関して、従来の素子構造で 2ビット情報を高温保 持する際に蓄積情報が失われる原因となっていた電荷の横方向拡散を抑制して情 報保持能力を向上し、かつ低コストで、かつ高速読み出しを実現するための構造を 提供することにある。
課題を解決するための手段
[0016] 上記の目的を達成するために、本願で開示される発明の代表的なものを説明する と、以下の通りである。
[0017] 本発明において明らかにされる半導体記憶装置では、ゲート絶縁膜中に電荷を捕 獲することにより記憶動作を行う半導体記憶装置であって、 前記ゲート絶縁膜は、絶 縁膜中の酸素と結合を作りやすく原子レベルで離散的な第 1の不純物を含有した第 1の絶縁膜を有していることを特徴とする。
[0018] 本発明において明らかにされる半導体記憶装置では、ゲート絶縁膜中に電荷を捕 獲することにより記憶動作を行う半導体記憶装置であって、 半導体基板と、前記半 導体基板中に形成された第 1および第 2の不純物拡散層と、前記半導体基板上に形 成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体基板上に形成され た第 1ゲート電極と、を有し、前記ゲート絶縁膜は、絶縁膜中の酸素と結合を作りや すく原子レベルで離散的な第 1の不純物を含有した第 1の絶縁膜を有していることを 特徴とする。
[0019] また、本発明において明らかにされる半導体記憶装置では、半導体基板と、前記 半導体基板中に形成された第 1および第 2の不純物拡散層と、前記半導体基板上に 形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体基板上に形成さ れた第 1ゲート電極と、を有し、前記ゲート絶縁膜は、絶縁膜中の酸素と結合を作り やすく原子レベルで離散的な第 1の不純物を含有した第 1の絶縁膜を有し、さらに前 記第 1の絶縁膜の上下に前記第 1の不純物を含まないシリコン酸化膜を有しているこ とを特徴とする。
[0020] また、本発明において明らかにされる半導体記憶装置では、半導体基板と、前記 半導体基板中に形成された第 1および第 2の不純物拡散層と、前記半導体基板上に 形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体基板上に形成さ れた第 1ゲート電極と、を有し、前記ゲート絶縁膜は、絶縁膜中の酸素と結合を作り やすく原子レベルで離散的な第 1の不純物を含有した第 1の絶縁膜と、前記第 1の絶 縁膜の上部にこれに接して形成された前記第 1の不純物とは異なる第 2の不純物を 含有した第 2の絶縁膜とを有していることを特徴とする。
[0021] また、本発明において明らかにされる半導体記憶装置では、半導体基板と、 前記 半導体基板中に形成された第 1および第 2の不純物拡散層と、前記半導体基板上に 形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体基板上に形成さ れた第 1ゲート電極と、を有し、前記ゲート絶縁膜は、絶縁膜中の酸素と結合を作り やすく原子レベルで離散的な第 1の不純物を含有した第 1の絶縁膜と、前記第 1の絶 縁膜の上部にこれに接して形成された前記第 1の不純物とは異なる第 2の不純物を 含有した第 2の絶縁膜とを有し、さらに前記第 1および前記第 2の絶縁膜の上下に前 記第 1または第 2の不純物を含まないシリコン酸化膜を有していることを特徴とする。
[0022] また、本発明において明らかにされる半導体記憶装置では、 前記第 1の不純物に より形成される電荷捕獲サイトの濃度が、 lxlO12個 /cm2以上 lxlO14個 /cm2未満 であることを特徴とする。
[0023] また、本発明において明らかにされる半導体記憶装置では、 シリコン酸化膜の酸 素と結合を作りやすく原子レベルで離散的な第 1の不純物は、金属であることを特徴 とする。そして、その場合、前記第 1の不純物の添加量は、金属層の膜厚に換算して 単原子層未満であることを特徴とする。
[0024] また、本発明において明らかにされる半導体記憶装置では、 シリコン酸化膜の酸 素と結合を作りやすく原子レベルで離散的な第 1の不純物は、チタンであることを特 徴とする。
[0025] また、本発明において明らかにされる半導体記憶装置では、 前記第 2の不純物は
、窒素であることを特徴とする。
[0026] また、本発明において明らかにされる半導体記憶装置では、前記第 1の絶縁膜、も しくは、前記第 1の絶縁膜および前記第 2の絶縁膜は、シリコン酸化膜であることを特 徴とする。
[0027] また、本発明において明らかにされる半導体記憶装置では、 前記第 1の絶縁膜も しくは前記第 2の絶縁膜の上部には、 Al O 、 SiNもしくは SiONを有することを特徴
2 3
とする。
[0028] 以上の本発明における半導体記憶装置は、現在の集積回路形成の手法を用いて 十分実現可能なものであり、従来の集積回路形成技術を有するものであれば、半導 体記憶装置作製を問題なく行うことができる。本発明により明らかにされた半導体記 憶装置を形成することにより、従来の MNOS, MONOSメモリよりも 2ビット動作実現 のために局所的に書き込まれた電荷を十分に保持する半導体記憶装置の製造が可 能になる。
発明の効果
[0029] 本発明で明らかにされた手法により、ゲート絶縁膜中のトラップ準位に電荷を捕獲 することにより情報を保持することが可能な半導体記憶装置に関して、従来の素子構 造では高温保持時に顕著となって!/、た横方向拡散を抑制し、局所的に書き込まれた 電荷を十分に保持することが可能となり、 2ビット動作を実現できた。さらに、本発明で 明らかにされた構造では、素子作製のコストを大幅に低減し、かつ高速読み出しを実 現することも可能となった。
図面の簡単な説明
[0030] [図 1]従来例の半導体記憶装置の構造を示す断面図である。
[図 2]本発明にかかる第 1の実施形態による半導体記憶装置の構造を示す断面図で ある。
[図 3]従来例の半導体記憶装置におけるナノクリスタルの面内での配置 (A)と本発明 の半導体記憶装置における原子レベルで離散的な不純物の面内での配置 (B)とを 対比して示した図である。
[図 4]本発明にかかる第 1の実施形態による半導体記憶装置の製造方法を工程順に 示す断面図である。
[図 5]本発明の第 1の実施形態にかかる半導体記憶装置の書き込み特性 (A)と、従 来例の半導体記憶装置の書き込み特性 (B)を示すグラフである。
[図 6]本発明にかかる第 1の実施形態による半導体記憶装置と従来例との摂氏 150 度での保持特性を示すグラフである。
[図 7]本発明にかかる第 2の実施形態による半導体記憶装置の製造方法を工程順に 示す断面図である。
[図 8]本発明にかかる第 3の実施形態による半導体記憶装置の構造を示す断面図で ある。
[図 9]本発明にかかる第 4の実施形態による半導体記憶装置の構造を示す断面図で ある。 [図 10]本発明にかかる第 5の実施形態による半導体記憶装置の構造を示す断面図 である。
[図 11]本発明にかかる第 6の実施形態による半導体記憶装置の構造を示す断面図 である。
符号の説明
10 半導体記憶装置
11 半導体基板 (シリコン基板）
12 第 1の不純物拡散層（ソース）
13 第 2の不純物拡散層（ドレイン）
14 原子レベルで離散的な不純物を含有したシリコン酸化膜
15 ゲート絶縁膜
15a ゲート絶縁膜の一部 (シリコン酸化膜）
15b ゲート絶縁膜の一部 (シリコン酸化膜）
16 第 1ゲート電極
16a ゲート電極材料層
17 フォトレジスト
17 ' ゲートパターン状のフォトレジスト
20 半導体記憶装置
21 半導体基板 (シリコン基板）
22 第 1の不純物拡散層（ソース）
23 第 2の不純物拡散層（ドレイン）
24 原子レベルで離散的な第 1不純物を含有したシリコン酸化膜
25 ゲート絶縁膜
25a ゲート絶縁膜の一部 (シリコン酸化膜）
25b ゲート絶縁膜の一部 (シリコン酸化膜）
26 第 1ゲート電極
26a ゲート電極材料層
27 フォトレジスト 27， ゲートパターン状のフォトレジスト
28 第 1不純物とは異なる第 2不純物を含有した第 2シリコン酸化膜
30 半導体記憶装置
31 半導体基板 (シリコン基板）
32 第 1の不純物拡散層（ソース）
33 第 2の不純物拡散層（ドレイン）
34 原子レベルで離散的な不純物を含有したシリコン酸化膜
35a ゲート絶縁膜の一部 (シリコン酸化膜）
35b ゲート絶縁膜の一部 (シリコン酸化膜）
36 第 1ゲート電極
36 ' 第 2ゲート電極
39 第 2ゲート絶縁膜
40 サイドウォール絶縁膜
41 絶縁膜
50 半導体記憶装置
51 半導体基板 (シリコン基板）
52 不純物拡散層（ソース）
53 不純物拡散層（ドレイン）
54 ナノクリスタル
55 シリコン酸化膜
56 第 1ゲート電極
発明を実施するための最良の形態
[0032] 以下、本発明の好適な実施形態を、添付した図面を参照しつつ説明する。
[0033] 本発明者らは、上記課題解決に向けて、半導体記憶装置の検討を重ねてきた。本 実施の形態を示す前に、本発明者らがあらかじめ検討した事項につ!/、て説明する。 なお、上記のように MONOS型半導体記憶装置において蓄積される電荷としては電 子およびホールの場合が考えられる力 ここでは、電子が蓄積される電荷であること を前提に話を進める。ホールを蓄積電荷として用いる場合も、本発明により明らかに される構造で同様の効果を得ることができることは明らかである。
[0034] 高温保持時に問題となったナノクリスタル間の電荷のやり取りに関しては、ナノクリス タルが有限の大きさに起因すると考えられる。後に図面を用いて詳述するが、所望の 書込み量、すなわち閾値シフト、を得るためには、一定密度以上のナノクリスタルを形 成して、捕獲電荷量を十分確保する必要がある。そうすると、ナノクリスタル間の距離 は相対的に短くなるため、ナノクリスタル間の電荷のやり取りが起こってしまう。特に高 温保持時には、ナノクリスタル間の距離が 3ナノメートル程度になると、電荷のホッピン グが起こってしまうと考えた。
[0035] そこで、本発明者らは以下の半導体記憶装置の構造を考案するにいたった。本発 明において明らかにされる半導体記憶装置の構造について図 2を参照しながら説明 する。本発明にかかる第 1の実施形態による半導体記憶装置 10は、半導体基板 11 と、半導体基板 11中に形成された第 1の不純物拡散層 12および第 2の不純物拡散 層 13と、半導体基板 11上に形成されたシリコン酸化膜の酸素と結合を作りやすく原 子レベルで離散的な不純物を含有したシリコン酸化膜 14を内部に含むゲート絶縁膜 15と、そのゲート絶縁膜 15を介して前記半導体基板 11上に形成された第 1ゲート電 極 16を有している。なお、ゲート絶縁膜 15を構成する酸素と結合を作りやすく原子レ ベルで離散的な不純物を含有したシリコン酸化膜 14については、これに代えて酸素 と結合を作りやすく原子レベルで離散的な不純物を含有したシリコン酸窒化膜、アル ミナ膜、アルミユウムシリケート膜もしくはハフユウムシリケート膜等の酸化膜を用いて もよい。シリコン酸窒化膜や金属シリケ一ト膜を用いる場合、バンドギャップが大きい 組成のものを使用することが好ましい。具体的には 5エレクトロンボルト以上となる組 成のものが好ましい。また、酸素と結合を作りやすく原子レベルで離散的な不純物を 含有したシリコン酸化膜 14以外の膜は、シリコン酸化膜に限らず、シリコン酸化膜 14 に蓄積された電荷が離脱しな!/、ための電位障壁となり得る絶縁材料であれば用いる ことが可能である。要は、ゲート絶縁膜 15中に酸化膜の酸素と結合を作りやすく原子 レベルで離散的な不純物を含有した酸化膜が含まれていることが重要であり、酸化 膜の酸素と結合を作りやすく原子レベルで離散的な不純物を含有した酸化膜をはさ むゲート絶縁膜 15の材料は、シリコン酸化膜、高誘電率絶縁膜やそれらの組み合わ せなどが可能である。
[0036] 本発明にお!/、て明らかにされる半導体記憶装置の構造にお!/、て得られる新規の効 果を以下に説明する。図 3 (A)には、従来技術であるナノクリスタルを電荷蓄積層とし て用いた半導体記憶装置における電荷蓄積層の上面図および断面図を、図 3 (B)に は、本発明で明らかにされる半導体記憶装置における電荷蓄積層の上面図および 断面図を示してレ、る。本発明にお!/、て明らかにされる半導体記憶装置の構造にぉレヽ て得られる新規の効果を分かりやすく示すために、図 3 (A)におけるナノクリスタルの 密度と、図 3 (B)における不純物の濃度を同じにしてある。各ナノクリスタルおよび各 不純物において蓄積される電子が一個であるとすると（ナノクリスタル一個につき蓄積 される電子数は一個であるとレ、う報告がある）、図 3 (A)にお!/、ても図 3 (B)にお!/、て も、捕獲可能な電荷量は同じとなり、閾値電圧の変化量は同じとなる。一方で、電荷 を捕獲する捕獲サイト間の距離を見てみると、図 3 (A)においては、ナノクリスタルの 配置された周期とナノクリスタルの直径の差がナノクリスタル間の距離（図中の距離 A )になるのに対し、図 3 (B)においては、原子レベルの不純物の配置された周期がそ のまま不純物間の距離（図中の距離 B)になること力 S分力、る。図 3 (A)と図 3 (B)の電 荷捕獲サイト間の距離に大きな差が存在することは明白である。言い換えると、本発 明により明らかにされる半導体記憶装置では、同等の電荷捕獲能力を有しながら、 電荷を捕獲するサイト間の距離をナノクリスタルの直径分増加させることが出来る。す なわち、捕獲サイト間の距離が大きくなつた分だけ、捕獲サイト間で起こる電荷のやり 取りの頻度が少なくなる。以上のように、本発明で明らかにされる手法を用いると、電 荷捕獲サイト間で起こる電荷のやり取りを少なくし、電荷の横方向拡散を抑制すること が出来る。
[0037] また、原子レベルで離散的に不純物をシリコン酸化膜中に配置するため、不純物と して添加する元素の選定も重要な要素となる。本発明者らは、特許文献 2および特許 文献 3に述べられているナノクリスタル型半導体記憶装置では、タングステンを用い ていることに注目した。タングステンは、 Young, et al. ,ジャーナル'ォブ'ァプラ イド 'フィジックス、第 48巻、 p. 3425、 1977年にも述べられている通り、シリコン酸ィ匕 膜上にタングステンを付着させる際に凝集する性質を有している。シリコン酸化膜上 で凝集する性質があるということはナノクリスタルを形成する傾向が強いことを意味し ている。本発明者らは、本発明によって明らかにされる半導体記憶装置を実現するた めには、シリコン酸化膜に添加する元素としてシリコン酸化膜の酸素と結合を作りや すレ、元素を用いる必要があると考えるにレ、たった。シリコン酸化膜の酸素と結合を作 ることによって、シリコン酸化膜に原子レベルで凝集することなく付着し、本発明の目 指すところの離散的な電荷捕獲サイトが形成可能となる。さらに検討を進めることによ り、シリコン酸化膜の酸素と結合を作りやすい元素として、例えば、チタンやジルコ二 ゥム、ハフニウムといった金属を用いると離散性が向上し、保持特性が良好になる、と いうことが分かってきた。また、シリコン酸化膜中に金属不純物を原子レベルで離散 的に配置するには、金属膜成膜時における膜厚の制御も重要なファクタ一となる。金 属の凝集を防止するには金属膜成膜時の膜厚は単原子層未満であることが望ましく 、あるいは 2オングストローム未満であることが望ましい。さらに好ましくは、 0. 5原子 層未満もしくは 1オングストローム未満である。
[0038] 以上の説明により、本発明において明らかにされる半導体記憶装置の構造では、 シリコン酸化膜中に原子レベルで離散的な電荷捕獲サイトが形成可能となる。特に、 シリコン酸化膜の酸素と結合を作りやすい元素を用いることにより、原子レベルでの 離散性を達成することが出来る。以上より、電荷捕獲サイト間での電荷のやり取りを抑 制し、高温保持状態での 2ビット情報の損失を抑制することが可能となる。また、原子 レベルでの不純物添加により、酸化膜中に添加する不純物の絶対量も大幅に低減 することが出来るため、不純物周辺のシリコン酸化膜の膜質を向上することも容易と なる。シリコン酸化膜の膜質向上により、半導体記憶装置の信頼性が向上し、 EOT を低減することが可能となり、当初の目的であった高速読み出しが実現できる。
[0039] (第 1の実施形態）
図 4は、本発明にかかる第 1の実施形態による半導体記憶装置 10の製造方法を示 す断面図である。図 4 (G)に示されるように、半導体記憶装置 10は、半導体基板 11 と、半導体基板 11中に形成された第 1の不純物拡散層 12および第 2の不純物拡散 層 13と、シリコン酸化膜の酸素と結合を作りやすく原子レベルで離散的な不純物を 含有したシリコン酸化膜 14をゲート絶縁膜の一部 15aとゲート絶縁膜の一部 15bの 内部に含む半導体基板 11上に形成されたゲート絶縁膜 15と、そのゲート絶縁膜 15 を介して前記半導体基板 11上に形成された第 1ゲート電極 16を有している。なお、 シリコン酸化膜の酸素と結合を作りやすく原子レベルで離散的な不純物を含有した シリコン酸化膜 14以外のゲート絶縁膜 15を構成するゲート絶縁膜の一部 15aおよび 15bは、シリコン酸化膜に限らず、原子レベルで離散的な不純物を含有したシリコン 酸化膜 14に蓄積された電荷が離脱しないための電位障壁となり得る絶縁材料であ れば用いることが可能である。要は、ゲート絶縁膜 15中にシリコン酸化膜の酸素と結 合を作りやすく原子レベルで離散的な不純物を含有したシリコン酸化膜 14が含まれ ていることが重要であり、シリコン酸化膜の酸素と結合を作りやすく原子レベルで離散 的な不純物を含有したシリコン酸化膜 14をはさむゲート絶縁膜 15の材料は、シリコン 酸化膜、高誘電率絶縁膜やそれらの組み合わせなどが可能である。
[0040] まず、従来の集積回路の製造方法によってよく知られる方法により、半導体基板 11 を準備する。半導体基板 11には、シリコンやシリコン'オン'インシュレータなどが適当 である。半導体基板 11上にはゲート絶縁膜の一部 15aがよく知られる方法により形 成される〔図 4 (A)〕。半導体基板 11にシリコンゃシリコン.オン ·インシュレータを用 Vヽ た場合、半導体基板 11を熱酸化することにより形成されるシリコン酸化膜はゲート絶 縁膜の一部 15aとして好適である。その他にも、窒素を微量添加したシリコン酸窒化 膜や高誘電率絶縁膜などでも用いることが可能である。ただし、高誘電率絶縁膜の 場合、バンドギャップがより大きいものが好ましい。具体的には 5エレクトロンボルト以 上あるものが好ましぐ例えばアルミナなどが好適であった。アルミナの場合、原料ガ スを用いた化学気相成長法などが好適である。また、上述のシリコン酸化膜や高誘 電率絶縁膜の積層構造も可能であった。ゲート絶縁膜の一部 15aの膜厚は 4ナノメ 一トル以上にすればよかった。
[0041] 次には、シリコン酸化膜の酸素と結合を作りやすく原子レベルで離散的な不純物を 含有したシリコン酸化膜 14を形成する。ゲート絶縁膜の一部 15aがシリコン酸化膜の 場合は、シリコン酸化膜の上部に直接真空チャンバ内で不純物の堆積を行う。ゲート 絶縁膜の一部 15aがシリコン酸化膜以外の場合は、まず薄いシリコン酸化膜を堆積 し、その後に真空チャンバ内で不純物の堆積を行う。薄いシリコン酸化膜は、例えば 、モノシランガスや N Oガスを用いた気相化学成長法などの成膜法が好適であり、膜
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厚としては 0. 2から 1. 5ナノメートル程度で十分であった。不純物の堆積には、真空 蒸着ゃスパッタなど不純物堆積量を制御できる手法が適してレ、た。堆積した不純物 は、シリコン酸化膜中に深さ 0. 2から 1. 5ナノメートル程度の範囲に分布した。堆積さ せる元素にも依存した力 S、不純物は、シリコン酸化膜上で離散的に存在できるものが 好ましぐ特に金属での結果が良好であった。金属の中でも、チタン、ジルコニウムお よびハフニウムを用いた場合、良好な離散性を示すことが分かった。不純物の堆積 量は、不純物により形成される電荷捕獲サイトの密度が、 lxlO12個 /cm2以上 1x10 14個 /cm2未満であるように調整した。例えば、チタンを用いた場合、堆積量を 0. 4 オングストロームに設定すると電荷捕獲サイトの密度は、 7xl012個 /cm2程度となつ た。この不純物堆積工程により、シリコン酸化膜の酸素と結合を作りやすく原子レべ ルで離散的な不純物を含有したシリコン酸化膜 14が形成された〔図 4 (B)〕。
[0042] 原子レベルで離散的な不純物を含有したシリコン酸化膜 14上には、ゲート絶縁膜 の一部 15bおよびゲート電極材料層 16aが形成される〔図 4 (C)〕。ゲート絶縁膜の一 部 15bは例えば 5ナノメートル以上あれば不揮発性の半導体記憶装置としては十分 である。シリコン酸化膜の場合、モノシランガスや N Oガスを用いた気相化学成長法
2
などの成膜法が好適であった。その他にも、窒素を微量添加したシリコン酸窒化膜や 高誘電率絶縁膜などでも用いることが可能である。ただし、高誘電率絶縁膜の場合、 バンドギャップがより大きいものが好ましい。具体的には 5エレクトロンボルト以上ある ものが好ましく、例えばアルミナなどが好適であった。アルミナの場合、原料ガスを用 いた化学気相成長法などが好適である。また、上述のシリコン酸化膜や高誘電率絶 縁膜の積層構造も可能であった。ゲート電極材料層 16aには、モノシランガスによつ て形成されるポリシリコンゃスパッタ法などにより形成される金属もしくは金属シリサイ ドなどが好適であり、膜厚は 50ナノメートル以上あれば十分であった。
[0043] シリコン基板 11上に形成されたゲート絶縁膜の一部 15a、離散的な不純物を含有 したシリコン酸化膜 14、ゲート絶縁膜の一部 15bで構成されるゲート絶縁膜 15と、そ のゲート絶縁膜 15を介してシリコン基板 11上に形成されたゲート電極材料層 16aを 加工するために、フォトレジスト 17をゲート電極材料層 16a上に形成した〔図 4 (D)〕。 通常のマスクを用いた光学露光によりフォトレジスト 17は感光され、現像処理を行うこ とによって所望のゲートパターン状のフォトレジスト 17'が形成された〔図 4 (E)〕。この ゲートパターン状のフォトレジスト 17'を用いて、シリコン基板 11上に形成されたグー ト絶縁膜の一部 15a、不純物を含有したシリコン酸化膜 14、ゲート絶縁膜の一部 15b で構成されるゲート絶縁膜 15と、そのゲート絶縁膜 15を介してシリコン基板 11上に 形成されたゲート電極材料層 16aの加工を行った。加工には、ドライエッチングもしく はウエットエッチングが最適である。これにより、ゲートパターン状に、シリコン基板 11 上に形成されたゲート絶縁膜の一部 15a、不純物を含有したシリコン酸化膜 14、ゲ ート絶縁膜の一部 15bで構成されるゲート絶縁膜 15が加工され、そのゲート絶縁膜 1 5を介してシリコン基板 11上に第 1ゲート電極 16が形成された〔図 4 (F)〕。加工され たゲート絶縁膜の一部 15a、不純物を含有したシリコン酸化膜 14、ゲート絶縁膜の一 部 15bで構成されるゲート絶縁膜 15と、そのゲート絶縁膜 15を介してシリコン基板 1 1上に形成された第 1ゲート電極 16に対して、イオン注入を行うことにより第 1の不純 物拡散層 12および第 2の不純物拡散層 13が半導体基板 11中に形成された〔図 4 ( G)〕。
以上の手法で形成された、本発明にかかる第 1の実施形態による半導体記憶装置 10において、ドレイン電圧 4V、ソース電圧 0Vに設定し、ゲート電圧 6Vでの CHE書 き込みを行ったところ、書き込みノ レス幅 (プログラム時間）の関数として、半導体記 憶装置 10の閾値電圧が図 5 (A)のように変化した。前述のリバース 'リード閾値電圧（ 黒丸）が初めに変化し、フォワード 'リード閾値電圧（白丸）が遅れて増加を始めるの が分かる。これにより、本発明にかかる第 1の実施形態による半導体記憶装置 10で、 局所書き込みが可能であることが示された。一方、半導体記憶装置 10と同等の形成 プロセスを用い、不純物を原子レベルで離散的には形成せず、ナノクリスタルの形で 導入した場合の、書き込み特性（閾値電圧変化 対 書き込みノ ルス幅）を図 4 (B) に示す。この場合においても、リバース 'リード閾値電圧（黒丸）が初めに変化し、フォ ワード'リード閾値電圧（白丸）が遅れて増加を始めるのが分かる。よって、ナノクリスタ ル型の半導体記憶装置においても、局所書き込みが可能である。図 5 (A)と図 5 (B) を比べて分かるように、原子レベルで離散的な不純物を用いても、ナノクリスタルを用 いても、書き込み特性には大差ないことが分かる。むしろ、原子レベルで離散的な不 純物を用いた場合〔図 5 (A)〕の方が、付着させた不純物の絶対量が少な!/、のに関 わらず、書込み量（閾値電圧変化量）は増加していることが分かる。
[0045] さらに、本発明にかかる第 1の実施形態による半導体記憶装置 10の、摂氏 150度 での保持力テストでは、図 6において黒丸にて示すように、書き込みセルの閾値電圧 がほとんど変化しな力、つた。一方、ナノクリスタルを形成した場合の半導体記憶装置 では、同図黒三角にて示すように、書き込みセルの閾値が顕著に低下している。詳 細を検討すると、ナノクリスタルでの閾値低下は電荷の横方向拡散を伴っており、原 子レベルで離散的な不純物を含有させた場合の摂氏 150度での保持力向上は電荷 の横方向拡散抑制によるものであることが分力、つた。また、非書き込みセルの閾値電 圧はまったく変化しな力、つたため、シリコン酸化膜中に原子レベルで離散的な不純物 を含有させた場合は、 10年経過後も書き込み情報が十分読み出せることが分かった 。したがって、本発明に力、かる第 1の実施形態による、半導体記憶装置 10は、ナノク リスタル型半導体記憶装置に比べて、摂氏 150度において十分な保持力を有するこ とが示された。
[0046] さらに、本発明に力、かる第 1の実施形態による半導体記憶装置 10においては、不 純物を添加する量が原子レベルで微量であるため、不純物が存在する周辺の酸化 膜の膜質に与える影響が従来のナノクリスタルを用いた場合に比べ非常に少ないこ とが作用として判明した。このことにより、シリコン酸化膜の酸素と結合を作りやすく原 子レベルで離散的な不純物を含有したシリコン酸化膜 14の上部に形成するシリコン 酸化膜 15bの膜厚を薄くすることが可能となった。ナノクリスタルの場合 10ナノメート ルのシリコン酸化膜 15bでも不十分であった力 S、本発明に力、かる第 1の実施形態によ る半導体記憶装置 10においては、 5ナノメートルまでシリコン酸化膜 15bを薄層化可 能となり、高いオン電流を実現し、高速読み出しを実現することが可能となった。
[0047] (第 2の実施形態）
図 7は、本発明に力、かる第 2の実施形態による半導体記憶装置 20の製造方法を示 す断面図である。図 7 (G)に示されるように、半導体記憶装置 20は、半導体基板 21 と、半導体基板 21中に形成された第 1の不純物拡散層 22および第 2の不純物拡散 層 23と、シリコン酸化膜の酸素と結合を作りやすく原子レベルで離散的な第 1不純物 を含有したシリコン酸化膜 24およびその上部に形成された第 1不純物とは異なる第 2 不純物を含有した第 2シリコン酸化膜 28からなる 2層構造をゲート絶縁膜の一部 25a とゲート絶縁膜の一部 25bの内部に含む半導体基板 21上に形成されたゲート絶縁 膜 25と、そのゲート絶縁膜 25を介して前記半導体基板 21上に形成された第 1ゲート 電極 26を有している。なお、原子レベルで離散的な第 1不純物を含有したシリコン酸 化膜 24およびその上部に形成された第 1不純物とは異なる第 2不純物を含有した第 2シリコン酸化膜 28以外のゲート絶縁膜 25を構成するゲート絶縁膜の一部 25aおよ び 25bは、シリコン酸化膜に限らず、シリコン酸化膜の酸素と結合を作りやすく原子レ ベルで離散的な不純物を含有したシリコン酸化膜 24に蓄積された電荷が離脱しない ための電位障壁となり得る絶縁材料であれば用いることが可能である。要は、ゲート 絶縁膜 25中に離散的な第 1不純物を含有したシリコン酸化膜 24およびその上部に 形成された第 1不純物とは異なる第 2不純物を含有した第 2シリコン酸化膜 28からな る 2層構造が含まれていることが重要であり、第 1不純物を含有したシリコン酸化膜 24 および第 2不純物を含有した第 2シリコン酸化膜 28からなる 2層構造をはさむゲート 絶縁膜の一部 25aおよび 25bの材料は、シリコン酸化膜、高誘電率絶縁膜やそれら の組み合わせなどが可能である。
まず、従来の集積回路の製造方法によってよく知られる方法により、半導体基板 21 を準備する。半導体基板 21には、シリコンやシリコン'オン'インシュレータなどが適当 である。半導体基板 21上にはゲート絶縁膜の一部 25aがよく知られる方法により形 成される〔図 7 (A)〕。半導体基板 21にシリコンゃシリコン'オン ·インシュレータを用 Vヽ た場合、半導体基板 21を熱酸化することにより形成されるシリコン酸化膜はゲート絶 縁膜の一部 25aとして好適である。その他にも、窒素を微量添加したシリコン酸窒化 膜や高誘電率絶縁膜などでも用いることが可能である。ただし、高誘電率絶縁膜の 場合、バンドギャップがより大きいものが好ましい。具体的には 5エレクトロンボルト以 上あるものが好ましぐ例えばアルミナなどが好適であった。アルミナの場合、原料ガ スを用いた化学気相成長法などが好適である。また、上述のシリコン酸化膜や高誘 電率絶縁膜の積層構造も可能であった。ゲート絶縁膜の一部 25aの膜厚は 4ナノメ 一トル以上にすればよかった。
次には、原子レベルに離散的でシリコン酸化膜の酸素と結合を作りやすい第 1不純 物を含有したシリコン酸化膜 24を形成する。ゲート絶縁膜の一部 25aがシリコン酸化 膜の場合は、シリコン酸化膜の上部に直接真空チャンバ内で第 1不純物の堆積を行 う。ゲート絶縁膜の一部 25aがシリコン酸化膜以外の場合は、まず薄いシリコン酸化 膜を堆積し、その後に真空チャンバ内で第 1不純物の堆積を行う。薄いシリコン酸化 膜は、例えば、モノシランガスや N Oガスを用いた気相化学成長法などの成膜法が
2
好適であり、膜厚としては 0. 2から 1. 5ナノメートル程度で十分であった。第 1不純物 の堆積には、真空蒸着ゃスパッタなど不純物堆積量を制御できる手法が適して!/、た 。堆積した第 1不純物は、シリコン酸化膜中に深さ 0. 2から 1. 5ナノメートル程度の範 囲に分布した。堆積させる元素にも依存したが、第 1不純物は、シリコン酸化膜上で 離散的に存在できるものが好ましぐ特に金属での結果が良好であった。金属の中 でも、チタン、ジルコニウムおよびノヽフニゥムを用いた場合、良好な離散性を示すこと が分かった。第 1不純物の堆積量は、第 1不純物により形成される電荷捕獲サイトの 密度が、 lxlO12個 /cm2以上 lxlO14個 /cm2未満であるように調整した。例えば、 チタンを用いた場合、堆積量を 0. 4オングストロームに設定すると電荷捕獲サイトの 密度は、 7xl012個 /cm2程度となった。この第 1不純物堆積工程により、シリコン酸 化膜の酸素と結合を作りやすく原子レベルで離散的な第 1不純物を含有したシリコン 酸化膜 24が形成された〔図 6 (B)〕。第 1不純物を含有したシリコン酸化膜 24上には 、第 1不純物とは異なる第 2不純物を含有した第 2シリコン酸化膜 28を堆積する。第 2 不純物としては、例えば窒素用いると良好な特性を示し、窒素の濃度は例えば 0. 1 力も 10%程度でよかった。第 2不純物を含有した第 2シリコン酸化膜 28の厚みは 0. 5から 2ナノメートル程度でよかった。なお、第 2シリコン酸化膜 28の堆積には、まずシ リコン酸化膜を成膜してから第 2不純物を導入する方法と、第 2不純物を含有したシリ コン酸化膜を直接成膜する方法があった。前者では、モノシランガスや N Oガスを用
2 いた気相化学成長法、 TEOSなどのガスを用いる気相化学成長法、シリコン酸化膜 をターゲットとしたスパッタ法、などが考えられる。第 2不純物が窒素の場合、窒素の 導入には、アンモニアガス雰囲気中で熱処理を行う方法、窒素プラズマ中に曝す方 法、などが良好であった。第 2不純物が他の元素の場合は、スパッタ法などが好適で あった。
[0050] 離散的な第 1不純物を含有したシリコン酸化膜 24およびその上部に形成された第 2不純物を含有した第 2シリコン酸化膜 28からなる 2層構造の上部には、ゲート絶縁 膜の一部 25bおよびゲート電極材料層 26aが形成される〔図 7 (C)〕。ゲート絶縁膜の 一部 25bは例えば 5ナノメートル以上あれば不揮発性の半導体記憶装置としては十 分である。シリコン酸化膜の場合、モノシランガスや N Oガスを用いた気相化学成長
2
法などの成膜法が好適であった。その他にも、窒素を微量添加したシリコン酸窒化膜 や高誘電率絶縁膜などでも用いることが可能である。ただし、高誘電率絶縁膜の場 合、バンドギャップがより大きいものが好ましい。具体的には 5エレクトロンボルト以上 あるものが好ましぐ例えばアルミナなどが好適であった。アルミナの場合、原料ガス を用いた化学気相成長法などが好適である。また、上述のシリコン酸化膜や高誘電 率絶縁膜の積層構造も可能であった。ゲート電極材料層 26aには、モノシランガスに よって形成されるポリシリコンゃスパッタ法などにより形成される金属もしくは金属シリ サイドなどが好適であり、膜厚は 50ナノメートル以上あれば十分であった。
[0051] シリコン基板 21上に形成されたゲート絶縁膜の一部 25a、第 1不純物を含有したシ リコン酸化膜 24、第 2不純物を含有した第 2シリコン酸化膜 28、ゲート絶縁膜の一部 25bで構成されるゲート絶縁膜 25と、そのゲート絶縁膜 25を介してシリコン基板 21 上に形成されたゲート電極材料層 26aを加工するために、フォトレジスト 27をゲート 電極材料層 26a上に形成した〔図 7 (D)〕。通常のマスクを用いた光学露光によりフォ トレジスト 27は感光され、現像処理を行うことによって所望のゲートパターン状のフォ トレジスト 27 'が形成された〔図 6 (E)〕。このゲートパターン状のフォトレジスト 27 'を用 いて、シリコン基板 21上に形成されたゲート絶縁膜の一部 25a、第 1不純物を含有し たシリコン酸化膜 24、第 2不純物を含有した第 2シリコン酸化膜 28、ゲート絶縁膜の 一部 25bで構成されるゲート絶縁膜 25と、そのゲート絶縁膜 25を介してシリコン基板 21上に形成されたゲート電極材料層 26aの加工を行った。加工には、ドライエツチン グもしくはウエットエッチングが最適である。これにより、ゲートパターン状に、シリコン 基板 21上に形成されたゲート絶縁膜の一部 25a、第 1不純物を含有したシリコン酸 化膜 24、第 2不純物を含有した第 2シリコン酸化膜 28、ゲート絶縁膜の一部 25bで 構成されるゲート絶縁膜 25が加工され、そのゲート絶縁膜 25を介してシリコン基板 2 1上に第 1ゲート電極 26が形成された〔図 6 (F)〕。加工されたゲート絶縁膜 25と、そ のゲート絶縁膜 25を介してシリコン基板 21上に形成された第 1ゲート電極 26に対し て、イオン注入を行うことにより第 1の不純物拡散層 22および第 2の不純物拡散層 23 が半導体基板 21中に形成された〔図 7 (G)〕。
[0052] 以上の手法で形成された、本発明にかかる第 2の実施形態による半導体記憶装置
20において、ドレイン電圧 4V、ソース電圧 0Vに設定し、ゲート電圧 6Vでの CHE書 き込みを行ったところ、局所書き込みが可能であることが分かった。
[0053] さらに、本発明にかかる第 2の実施形態による半導体記憶装置 20の、摂氏 150度 での保持力テストでは、書き込みセルの閾値電圧がほとんど変化しなかった。一方で 、ナノクリスタルを形成した場合の半導体記憶装置では、書き込みセルの閾値が顕著 に低下していた。よって、シリコン酸化膜中に原子レベルで離散的な不純物を含有さ せた場合、 10年経過後も書き込み情報が十分読み出せることが分かった。したがつ て、本発明にかかる第 2の実施形態による、半導体記憶装置 20は、摂氏 150度にお V、て十分な保持力を有することが示された。
[0054] さらに、本発明に力、かる第 2の実施形態による半導体記憶装置 20においては、第 1 不純物を添加する量が原子レベルで微量であるため、第 1不純物が存在する周辺の 酸化膜の膜質に与える影響が従来のナノクリスタルを用いた場合に比べ非常に少な いことが作用として判明した。また、第 2不純物を含有した第 2シリコン酸化膜 28を形 成することにより、第 1不純物が周辺の酸化膜質に与える影響はさらに軽減されること も分かった。このことにより、シリコン酸化膜の酸素と結合を作りやすく原子レベルで 離散的な第 1不純物を含有したシリコン酸化膜 24およびその上部に形成された第 1 不純物とは異なる第 2不純物を含有した第 2シリコン酸化膜 28からなる 2層構造の上 部に形成するゲート絶縁膜の一部 (シリコン酸化膜) 25bの膜厚を薄くすることが可能 となった。ナノクリスタルの場合 10ナノメートルのシリコン酸化膜（25b)でも不十分で あつたが、本発明に力、かる第 2の実施形態による半導体記憶装置 20においては、 4 ナノメートルまでシリコン酸化膜 25bを薄層化可能となり、高いオン電流を実現し、高 速読み出しを実現することが出来た。
[0055] (第 3の実施形態）
図 8は、本発明にかかる第 3の実施形態による半導体記憶装置 30を示す構造断面 図である。なお、本実施形態においては、シリコン酸化膜の酸素と結合を作りやすく 原子レベルで離散的な不純物を含有したシリコン酸化膜 34はゲート絶縁膜の全体 がシリコン酸化膜で形成されたものについてのみ説明する力 その他のゲート絶縁膜 構造によるものであってもよい。このことは、以下の実施形態についても同様である。 図 8に示されるように、半導体記憶装置 30は、半導体基板 31と、半導体基板 31中に 形成された第 1の不純物拡散層 32および第 2の不純物拡散層 33と、半導体基板 31 上に形成されたゲート絶縁膜と、そのゲート絶縁膜を介して前記半導体基板 31上に 形成された第 1ゲート電極 36を有している。本実施形態においては、第 1ゲート電極 36は、シリコン酸化膜により形成されたゲート絶縁膜の一部 35aと、ゲート絶縁膜の 一部 35a上に形成されたシリコン酸化膜の酸素と結合を作りやすく原子レベルで離 散的な不純物を含有したシリコン酸化膜 34と、不純物を含有したシリコン酸化膜 34 上に形成されたシリコン酸化膜により形成されたゲート絶縁膜の一部 35bとを有する ゲート絶縁膜と、原子レベルで離散的な不純物を含有したシリコン酸化膜 34を有し ない第 2ゲート絶縁膜 39とに跨って形成されており、離散的な不純物を含有したシリ コン酸化膜 34を有するシリコン酸化膜はソース'ドレイン領域の一方寄りに、第 2グー ト絶縁膜 39は他方寄りに形成されている。
[0056] (第 4の実施形態）
図 9は、本発明にかかる第 4の実施形態による半導体記憶装置 30を示す構造断面 図である。図 9において、第 3の実施形態を示す図 8の部分と同等の部分には同一の 参照記号を付し重複する説明は省略する。本実施形態においては、第 1ゲート電極 36は、シリコン酸化膜の酸素と結合を作りやすく原子レベルで離散的な不純物を含 有したシリコン酸化膜 34を有するゲート絶縁膜と、離散的な不純物を含有したシリコ ン酸化膜を有しない第 2ゲート絶縁膜 39とに跨って形成されており、不純物を含有し たシリコン酸化膜 34を有するゲート絶縁膜は第 1の不純物拡散層 32および第 2の不 純物拡散層 33寄りに、第 2ゲート絶縁膜 39はチャネル領域上の中央部に形成され ている。
[0057] (第 5の実施形態）
図 10は、本発明にかかる第 5の実施形態による半導体記憶装置 30を示す構造断 面図である。図 10において、第 3の実施形態を示す図 8の部分と同等の部分には同 一の参照記号を付し重複する説明は省略する。本実施形態においては、半導体基 板 31上に第 1ゲート電極 36と第 2ゲート電極 36 'とを有し、第 1ゲート電極 36は、シリ コン酸化膜の酸素と結合を作りやすく原子レベルで離散的な不純物を含有したシリコ ン酸化膜 34を有するゲート絶縁膜上に形成され、第 2ゲート電極 36 'は、離散的な 不純物を含有したシリコン酸化膜を有しない第 2ゲート絶縁膜 39上に形成されている 。そして、第 2ゲート電極 36 'は、その一部が第 1ゲート電極 36上に載り上げるように 形成されている。第 1ゲート電極 36—第 2ゲート電極 36 '間は、絶縁膜 41によって絶 縁されており、また、第 1ゲート電極 36の側面にはサイドウォール絶縁膜 40が形成さ れている。
[0058] (第 6の実施形態）
図 10は、本発明にかかる第 6の実施形態による半導体記憶装置 30を示す構造断 面図である。図 10において、第 3の実施形態を示す図 7の部分と同等の部分には同 一の参照記号を付し重複する説明は省略する。本実施形態においては、第 2ゲート 電極 36 'は、原子レベルで離散的な不純物を含有したシリコン酸化膜を有しない第 2 ゲート絶縁膜 39上に形成されており、その両側に、第 1ゲート電極 36がシリコン酸化 膜の酸素と結合を作りやすく原子レベルで離散的な不純物を含有したシリコン酸化 膜 34を有するゲート絶縁膜上に側壁膜状に形成されている。第 1ゲート電極 36と第 2ゲート電極 36 'との間のサイドウォール絶縁膜 40には離散的な不純物を含有した シリコン酸化膜 34が含まれていてもよい。なお、さらに好ましい形態としては、サイドウ オール絶縁膜 40中の含有される不純物を抑えるもしくは無いようにする形態がある。 このためには、例えば、指向性のあるスパッタを用いることにより、シリコン酸化膜の底 面にのみ不純物が含まれるようにすればよい。
[0059] 以上の、本発明に力、かる第 3から第 6までの各実施形態の半導体記憶装置にお!/、 ても、シリコン酸化膜の酸素と結合を作りやすく原子レベルで離散的な不純物は、特 に金属での結果が良好であった。金属の中でも、チタン、ジルコニウムおよびノヽフニ ゥムを用いた場合、良好な離散性を示すことが分かった。不純物の堆積量は、不純 物により形成される電荷捕獲サイトの密度力 lxlO12個 /cm2以上 lxlO14個 /cm2 未満であるように調整するのがよかった。さらに、シリコン酸化膜の酸素と結合を作り やすく原子レベルで離散的な不純物を含有したシリコン酸化膜 34上には、上記不純 物とは異なる例えば窒素などの第 2不純物を含有した第 2シリコン酸化膜を堆積する ことも可能であった。
[0060] 以上の、本発明に力、かる第 3から第 6までの各実施形態の半導体記憶装置にお!/、 ても、従来のナノクリスタルを用いた MONOS型半導体記憶装置と比べて電荷の横 方向拡散が十分に抑制され、高温保持力に優れた半導体記憶装置を実現できた。
[0061] さらに、本発明にかかる第 1から 6までの各実施形態の半導体記憶装置は、マトリク ス上に配置されてメモリアレイを構成する。このメモリアレイはロジック回路またはロジ ックおよび他のメモリ（DRAMや SRAMなど）と混載されていてもよぐまた不揮発性 メモリ専用 ICに用いることもできる。なお、高温動作する不揮発性半導体記憶装置と して用いるためには、電荷蓄積層であるシリコン酸化膜の酸素と結合を作りやすく原 子レベルで離散的な不純物を含有したシリコン酸化膜の両側に存在するゲート絶縁 膜もしくはシリコン酸化膜の厚みが 4ナノメートル以上であることが好ましい。一方で、 85度程度の温度で動作する不揮発性半導体記憶装置、もしくは不揮発性ではない が書き込み ·消去が高速で行うことができ、その保持力が従来の DRAMよりも長い新 しい形の半導体記憶装置、として用いるためには、ゲート絶縁膜もしくはシリコン酸化 膜の厚みは 4ナノメートル未満でもよかった。
[0062] 本発明は、ゲート絶縁膜中のトラップ準位に電荷を捕獲することにより、情報を保持 することが可能な半導体記憶装置とこれを混載した半導体装置に関するものであれ ば、あらゆるものに適用することが可能であり、その利用の可能性において何ら限定 するものではない。
[0063] 幾つかの好適な実施の形態及び実施例に関連付けして本発明を説明した力 これ ら実施の形態及び実施例は単に実例を挙げて発明を説明するためのものであって、 限定することを意味するものではないことが理解できる。本明細書を読んだ後であれ ば、当業者にとって等価な構成要素や技術による数多くの変更および置換が容易で あることが明白である力 このような変更および置換は、添付の請求項の真の範囲及 び精神に該当するものであることは明白である。

Claims

請求の範囲
[1] ゲート絶縁膜中に電荷を捕獲することにより記憶動作を行う半導体記憶装置であつ て、
前記ゲート絶縁膜は、絶縁膜中の酸素と結合を作りやすく原子レベルで離散的な 第 1の不純物を含有した第 1の絶縁膜を有していることを特徴とする半導体記憶装置
[2] ゲート絶縁膜中に電荷を捕獲することにより記憶動作を行う半導体記憶装置であつ て、 半導体基板と、前記半導体基板中に形成された第 1および第 2の不純物拡散層 と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記 半導体基板上に形成された第 1ゲート電極と、を有し、前記ゲート絶縁膜は、絶縁膜 中の酸素と結合を作りやすく原子レベルで離散的な第 1の不純物を含有した第 1の 絶縁膜を有して!/、ることを特徴とする半導体記憶装置。
[3] ゲート絶縁膜中に電荷を捕獲することにより記憶動作を行う半導体記憶装置であつ て、 半導体基板と、前記半導体基板中に形成された第 1および第 2の不純物拡散層 と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記 半導体基板上に形成された第 1ゲート電極と、を有し、前記ゲート絶縁膜は、絶縁膜 中の酸素と結合を作りやすく原子レベルで離散的な第 1の不純物を含有した第 1の 絶縁膜を有し、さらに前記第 1の絶縁膜の上下に前記第 1の不純物を含まないシリコ ン酸化膜を有していることを特徴とする半導体記憶装置。
[4] ゲート絶縁膜中に電荷を捕獲することにより記憶動作を行う半導体記憶装置であつ て、 半導体基板と、前記半導体基板中に形成された第 1および第 2の不純物拡散層 と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記 半導体基板上に形成された第 1ゲート電極と、を有し、前記ゲート絶縁膜は、絶縁膜 中の酸素と結合を作りやすく原子レベルで離散的な第 1の不純物を含有した第 1の 絶縁膜と、前記第 1の絶縁膜の上部にこれに接して形成された前記第 1の不純物と は異なる第 2の不純物を含有した第 2の絶縁膜とを有していることを特徴とする半導 体記憶装置。
[5] ゲート絶縁膜中に電荷を捕獲することにより記憶動作を行う半導体記憶装置であつ て、 半導体基板と、 前記半導体基板中に形成された第 1および第 2の不純物拡散 層と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前 記半導体基板上に形成された第 1ゲート電極と、を有し、前記ゲート絶縁膜は、絶縁 膜中の酸素と結合を作りやすく原子レベルで離散的な第 1の不純物を含有した第 1 の絶縁膜と、前記第 1の絶縁膜の上部にこれに接して形成された前記第 1の不純物 とは異なる第 2の不純物を含有した第 2の絶縁膜とを有し、さらに前記第 1絶縁膜と第 2の絶縁膜との積層膜の上下に前記第 1および第 2の不純物を含まないシリコン酸化 膜を有してレ、ることを特徴とする半導体記憶装置。
[6] 前記第 1の不純物により形成される電荷捕獲サイトの密度が、 lxlO12個 /cm2以上 lxlO14個/ cm2未満であることを特徴とする請求項 1から 5のいずれかに記載の半 導体記憶装置。
[7] 前記第 1の不純物は、金属であることを特徴とする請求項 1から 5のいずれかに記 載の半導体記憶装置。
[8] 前記第 1の不純物は、チタンであることを特徴とする請求項 1から 5のいずれかに記 載の半導体記憶装置。
[9] 前記第 1の不純物の添加量は、金属の膜厚に換算して単原子層未満であることを 特徴とする請求項 7もしくは 8に記載の半導体記憶装置。
[10] 前記第 2の不純物は、窒素であることを特徴とする請求項 4もしくは 5に記載の半導 体記憶装置。
[11] 前記第 1の絶縁膜、もしくは、前記第 1の絶縁膜および前記第 2の絶縁膜は、シリコ ン酸化膜であることを特徴とする請求項 1から 4のいずれかに記載の半導体記憶装 置。
[12] 前記第 1の絶縁膜上もしくは前記第 2の絶縁膜上には、 Al O 、 SiNもしくは SiON
2 3
力、らなる薄膜が形成されて!/、ることを特徴とする請求項 1から 5の!/、ずれかに記載の 半導体記憶装置。
[13] 前記ゲート絶縁膜の少なくとも一部が高誘電率絶縁膜により構成されていることを特 徴とする請求項 1から 5のいずれかに記載の半導体記憶装置。
[14] 前記ゲート絶縁膜の少なくとも一部がシリコン酸化膜 シリコン窒化膜 シリコン酸 化膜からなる積層構造により構成されて!/、ることを特徴とする請求項 1から 5の!/、ずれ かに記載の半導体記憶装置。
[15] 前記第 1の絶縁膜と前記半導体基板との間隔力 ナノメートル以上であることを特 徴とする請求項 1から 5のいずれかに記載の半導体記憶装置。
[16] 前記第 1の絶縁膜もしくは前記第 2の絶縁膜と前記ゲート電極との間隔力 ナノメー トル以上であることを特徴とする請求項 1から 5のいずれかに記載の半導体記憶装置
[17] 前記第 1ゲート電極の全体が、前記ゲート絶縁膜上に形成されていることを特徴と する請求項 1から 5のいずれかに記載の半導体記憶装置。
[18] 前記第 1ゲート電極の一部が前記第 1の絶縁膜を有する前記ゲート絶縁膜上に、 他の一部が前記第 1の不純物、もしくは、前記第 1の不純物および前記第 2の不純物 を有しなレ、第 2ゲート絶縁膜上に形成されてレ、ることを特徴とする請求項 1から 5の!/、 ずれかに記載の半導体記憶装置。
[19] 前記第 1の絶縁膜を有する前記ゲート絶縁膜が第 1および第 2の不純物拡散層の いずれか一方寄りに形成され、前記第 2ゲート絶縁膜が第 1および第 2の不純物拡散 層の他方寄りに形成されていることを特徴とする請求項 18に記載の半導体記憶装置
[20] 前記前記第 2ゲート絶縁膜が第 1および第 2の不純物拡散層の間の前記半導体基 板上に形成され、前記第 1の絶縁膜を有するゲート絶縁膜がその両側に形成されて V、ることを特徴とする請求項 18に記載の半導体記憶装置。
[21] 第 1および第 2の不純物拡散層の間の前記半導体基板上に前記第 1ゲート電極と 第 2ゲート電極とが形成されており、前記第 2ゲート電極は前記第 1の不純物、もしく は、前記第 1の不純物および前記第 2の不純物を含有しない第 2ゲート絶縁膜上に 形成されており、前記第 1ゲート電極は前記第 1の絶縁膜上に形成されていることを 特徴とする請求項 1から 5のいずれかに記載の半導体記憶装置。
[22] 前記第 2ゲート電極は、その一部が前記第 1ゲート電極上に載り上げるように形成さ れていることを特徴とする請求項 21記載の半導体記憶装置。
[23] 前記第 2ゲート電極は、第 1および第 2の不純物拡散層の間の前記半導体基板上 に形成され、前記第 2ゲート電極を挟んでその両側に前記第 1ゲート電極が形成され ていることを特徴とする請求項 21記載の半導体記憶装置。
[24] 第 1および第 2の不純物拡散層の間の前記半導体基板上に前記第 1ゲート電極、 第 2ゲート電極および第 3ゲート電極とが形成されており、前記第 2ゲート電極は前記 第 1の不純物、もしくは、前記第 1の不純物および前記第 2の不純物を含有しない第 2ゲート絶縁膜上に形成されており、前記第 1ゲート電極および前記第 3ゲート電極 は前記第 1の絶縁膜上に形成されていることを特徴とする請求項 1から 5のいずれか に記載の半導体記憶装置。
[25] 前記半導体基板中に形成された前記第 1および前記第 2の不純物拡散層の間に 絶対値で第 1の特定の電圧以上の電圧を印加し、前記第 1ゲート電極に絶対値で第 2の特定の電圧以上の電圧を印加することにより、前記第 1もしくは前記第 2の不純物 拡散層近傍にホットキャリアを発生させ、前記ホットキャリアを前記不純物含有シリコ ン酸化膜に局所的に注入することにより書込みもしくは消去動作を行うことを特徴と する請求項 1から 24のいずれかに記載の半導体記憶装置。
[26] 基板の一領域上に請求項 1から 25の!/、ずれかに記載された半導体記憶装置が形 成されており、基板の他の領域上に不揮発性メモリ以外の回路が形成されていること を特徴とする半導体装置。
[27] 基板の一領域上に請求項 1から 25の!/、ずれかに記載された半導体記憶装置が形 成されており、基板の他の領域上にロジック回路が形成されていることを特徴とする 半導体装置。
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