CN101136439A - 半导体装置 - Google Patents

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Abstract

提供一种通过在抑制半导体存储元件的特性的元件间偏差的同时，完成大的阈值电压偏移、长的保持时间，可以实现低电压驱动化和大容量化(微细化)的半导体装置。该半导体装置具备包含以下部分的半导体存储元件：形成在半导体衬底上的沟道区域；形成在沟道区域表面上的隧道绝缘膜；形成在隧道绝缘膜表面上的电荷蓄积绝缘膜；形成在电荷蓄积绝缘膜表面上的控制绝缘膜；形成在控制绝缘膜表面上的控制电极；形成在沟道区域的两侧上的源区以及漏区。而后，与该半导体存储元件的沟道区域(105)的沟道长度垂直的剖面的宽度W以及高度H分别大于0nm并小于等于10nm。

Description

半导体装置
本申请基于2006年9月1日提交的在先的日本专利申请No.2006-237306并要求其为优先权，在此引入其全部内容作为参考。
技术领域
本发明涉及半导体装置，特别涉及包含非易失性半导体存储元件的半导体装置。
背景技术
可以电写入以及消除并且即使切断电源也能够保持信息的半导体存储元件(以下，还称为非易失性存储器)作为在便携信息设备等中使用的存储介质，以低电压驱动化和大容量化为目的的开发正在进步。作为当前主流的非易失性存储器是通过在用多晶硅形成的浮置电极中蓄积电荷来保持信息的闪速型存储器(例如，R.Bez等，“Introduction to Flash Memory”，Proceedings of the IEEE，vol.91，no.4，pp.489-502(2003).)。
但是，在把多晶硅作为浮置电极的闪速型存储器中，在元件的微细化上有极限。这是因为浮置电极的多晶硅的纵方向的伸缩(scaling)困难，由耦合(coupling)引起的存储单元间干扰成为问题的缘故。此外，一旦在压制浮置电极和衬底间的电荷的泄漏的隧道氧化膜上出现针孔(pin hole)，则浮置电极中的电荷全部消失。因此，还由于存在隧道氧化膜的薄膜化困难这一问题的缘故。因而，近年来，代替闪速型存储器的新的非易失性存储器的研究开发正在盛行。
这种新的非易失性存储器之一是通过在硅氮化膜中蓄积电荷来保持信息的SONOS(Silicon Oxide Nitride Oxide Silicon)型存储器(M.H.White等，“On the go with SONOS”IEEE Circuits andDevices，vol.16，no.4，pp.22-31(2000).)。图33表示以往构造的SONOS型存储器的存储单元剖面图。
在该存储单元中，在p型硅衬底100上形成有沟道区域105。而后，在该沟道区域105表面上形成由硅氧化膜构成的隧道绝缘膜120。而后，在该隧道绝缘膜120表面上形成有由硅氮化膜构成的电荷蓄积绝缘膜122。而后，在该电荷蓄积绝缘膜122表面上形成有由硅氧化膜构成的控制绝缘膜124。进而，在该控制绝缘膜124表面上形成有由n+型多晶硅构成的控制电极130。而后，在沟道区域的两侧上形成有由n+型硅构成的源区141以及漏区143。
该构造可以看作为在将硅衬底中的源区、漏区以及控制电极作为3个端子的n沟道场效应晶体管中，把控制电极下的栅绝缘膜用控制绝缘膜124、电荷蓄积绝缘膜122、隧道绝缘膜120的多层构造置换的构造。形成电荷蓄积绝缘膜122的硅氮化膜具有陷阱能级。而后，电荷蓄积绝缘膜122用隧道绝缘膜120和硅衬底100电绝缘。此外，电荷蓄积绝缘膜122用控制绝缘膜124还和控制电极130电绝缘。因而，具有陷阱能级，和周围绝缘的电荷蓄积绝缘膜122可以在该膜中蓄积电荷。
对该存储单元的信息的写入可以通过在硅衬底100和控制电极130之间施加正电压，利用量子力学的隧道现象从沟道区域向由硅氮化膜构成的电荷蓄积绝缘膜122注入电子来实现。该存储单元的信息的读出可以通过在源区141和漏区143之间，以及源区141和控制电极130之间施加电压来实现。在向由硅氮化膜构成的电荷蓄积绝缘膜122注入电子而带负电的状态，和未注入电子的状态下，从源区141到漏区143之间流过的电流值不同。通过检测该电流值的差异，换句话说通过检测晶体管的阈值电压的差异来判别信息的660”和“1”。
在此，为了降低读出的错误率，优选增大在向由硅氮化膜构成的电荷蓄积绝缘膜注入电子的状态和未注入电子的状态下的电流值的差。即，优选增大晶体管的阈值电压的差(以下，称为阈值电压偏移)。而后，在SONOS型存储器中，为了增大该阈值电压偏移，考虑增大蓄积电荷的电荷蓄积电绝缘膜的体积的，例如增加电荷蓄积电绝缘膜的膜厚度的方法。
此外，为了增加作为非易失性存储器的最重要的要求性能的信息的保持时间，需要充分厚的隧道绝缘膜的膜厚度。这是因为如果隧道绝缘膜薄，则膜的泄漏电流增大，信息的保持时间变短的缘故。
但是，如果加厚电荷蓄积绝缘膜、隧道绝缘膜的膜厚度，则利用隧道现象进行写入时所需要的电压增大。因而，在低电压驱动化方面不利。还因为短沟道效应的抑制变得困难，所以缩短沟道长度(源区和漏区间的距离)而谋求存储单元尺寸的微细化变得困难。换句话说，谋求存储器的大容量化变得困难。
作为针对上述微细化变得困难的一个解决方法，提出了采用Fin型的立体构造，在保持电荷蓄积绝缘膜或隧道绝缘膜厚度厚的状态下抑制短沟道效应的方法(参照US6,963,104 B2)。
另一方面，和SONOS型存储器并行地，还研究通过在硅微结晶粒子层上蓄积电荷来保持信息的硅微结晶存储器。图34表示该硅微结晶存储器的存储单元构造的剖面图。
该存储单元的构成是：把在图33的SONOS型存储器中的硅氮化膜置换为导电性硅微结晶粒子层123。而后，通过向该导电性硅微粒子层123注入电子来存储信息。
对于该存储单元，为了增大阈值电压偏移，并且增加信息的保持时间，提出了把沟道区域设置成不是平面构造，而是Fin型构造，并且高度方向也减薄的细线型立体构造(参照M.Saitoh等，“Effects ofultra-narrow channel on characteristics of MOSFET memory withsilicon nanocrystal floating gates”IEDM，pp.181-184(2002).)。图35是该细线型硅微结晶存储单元的俯视图，图36是图35的A-A剖面图，图37是图35的B-B剖面图。
该存储单元如图36以及图37所示，使用具有嵌入氧化膜层102以及嵌入氧化膜层102上的上部硅层的SOI(绝缘体基硅)衬底100来制作。而后，在SOI衬底100的上部硅层上形成沟道区域105。而后，在该沟道区域105的两侧上具有由n+型硅组成的源区141以及漏区143。而后，该沟道区域105其沟道长度方向(从源区向着漏区的方向)的剖面的宽度(W)以及高度(H)都变成小于等于10nm的细线型立体构造。而后，以包围该沟道区域105表面的方式形成由硅氧化膜构成的隧道绝缘膜120。而后，在该隧道绝缘膜120的表面上形成导电性硅微结晶粒子层123。而后，在导电性硅微粒子层123表面上形成由硅氧化膜构成的控制绝缘膜124。而后，在控制绝缘膜124表面上形成由n+型多晶硅构成的控制电极130。
在该细线型立体构造的硅微结晶存储器(以下，称为细线型硅微结晶存储器)中，与具有平面型的沟道区域的硅微结晶存储器相比，减薄隧道绝缘膜的膜厚度，可以谋求写入电压的低电压化、存储单元单元尺寸的微细化。
当然，在具有上述Fin型的沟道区域的SONOS型存储器以及上述细线型硅微结晶存储器中，进一步进行低电压驱动化和大容量化(微细化)是困难的。即，实现进一步微细化所要求的阈值电压偏移量、保持时间以及特性的元件间偏差量是困难的。
发明内容
本发明就是鉴于上述问题而提出的，其目的在于提供一种在抑制半导体存储元件的特性的元件间偏差的同时，达到大阈值电压偏移、长的保持时间，由此可以实现低电压驱动化和大容量化(微细化)的半导体装置。
本发明的一种形态的半导体装置，包含具备以下部分的半导体存储元件：形成在半导体衬底上的沟道区域；形成在上述沟道区域表面上的隧道绝缘膜；形成在上述隧道绝缘膜表面上的电荷蓄积绝缘膜；形成在上述电荷蓄积绝缘膜表面上的控制绝缘膜；形成在上述控制绝缘膜表面上的控制电极；形成在上述沟道区域的两侧上的源区以及漏区。并且其特征在于，与上述沟道区域的沟道长度方向垂直的剖面的宽度以及高度分别小于等于10nm。
本发明的另一形态的半导体装置具备形成在具有嵌入绝缘层的半导体衬底上的，串联排列的多个存储元件。而后，上述存储元件具备：与沟道长度方向垂直的剖面的宽度以及高度分别小于等于10nm的第1导电型的沟道区域；形成在上述沟道区域表面上的隧道绝缘膜；形成在上述隧道绝缘膜表面上的电荷蓄积绝缘膜；形成在上述电荷蓄积绝缘膜表面上的控制绝缘膜；形成在上述控制绝缘膜表面上的控制电极；形成在上述沟道区域两侧上的第1导电型的源区以及漏区。而后，该半导体装置的特征在于具备：与上述多个存储元件的排列的一端邻接，配备第2导电型的沟道区域、第1导电型的源区以及漏区的选择栅晶体管；形成在上述选择栅晶体管的第1导电型的源区的下方，和上述选择栅晶体管的第2导电型的沟道区域电连接的第2导电型的源线接触区域；和上述选择晶体管的第1导电型的源区电连接，并且和上述源线接触区域电连接的源线接触插塞。
如果采用本发明，则可以提供通过抑制半导体存储元件的特性的元件间偏差的同时，实现大的阈值电压偏移、长的保持时间，由此可以实现低电压驱动化和大容量化(微细化)的半导体装置。
附图说明
图1是包含图2所示的第1种实施方式的非易失性半导体存储元件的半导体装置的A-A剖面图。
图2是包含第1种实施方式的非易失性半导体存储元件的半导体装置的俯视图。
图3是图2的B-B剖面图。
图4是表示对第1种实施方式的细线型SONOS存储器的阈值电压偏移计算了对沟道区域的宽度W的依赖性的结果的图。
图5是表示对第1种实施方式的细线型SONOS存储器的阈值电压偏移计算了对沟道区域的高度H的依赖性的结果的图。
图6是表示对第1种实施方式的细线型SONOS存储器的阈值电压偏移计算了对沟道区域的宽度W以及高度H的依赖性的结果的图。
图7是表示计算了实施方式的细线型SONOS存储器的阈值电压偏移的元件间偏差对沟道区域的宽度W的依赖性的结果的图。
图8是与第1种实施方式的半导体装置的硅衬底垂直的方向的能量图。
图9是表示计算了从第1种实施方式的半导体装置的电荷蓄积绝缘膜向沟道区域的导带的电子的隧道概率对沟道区域的宽度W以及高度H的依赖性的结果的图。
图10～图21是第1种实施方式的半导体装置的制造工序的俯视图或者剖面图。
图22是包含第2种实施方式的非易失性半导体存储元件的半导体装置的俯视图。
图23是图22的K-K剖面图。
图24是图22的L-L剖面图。
图25是与第3种实施方式的半导体装置的硅衬底垂直的方向的能量图。
图26是表示计算了从第3种实施方式的半导体装置的电荷蓄积绝缘膜向沟道区域的导带的电子的隧道概率对沟道区域的宽度W以及高度H的依赖性的结果的图。
图27是说明包含第4种实施方式的非易失性半导体存储元件的半导体装置的作用的数学表达式。
图28是与第4种实施方式的半导体装置的衬底垂直的方向的能量图。
图29是表示计算了从第4种实施方式的半导体装置的电荷蓄积绝缘膜向沟道区域的导带的电子的隧道概率对沟道区域的宽度W以及高度H的依赖性的结果的图。
图30是包含第5种实施方式的非易失性半导体存储元件的半导体装置的俯视图。
图31是第6种实施方式的半导体装置的俯视图。
图32是图31的A-A面的剖面图。
图33是以往技术的SONOS型存储单元的剖面图。
图34是以往技术的硅微结晶存储单元的剖面图。
图35是以往技术的细线型硅微结晶存储单元的俯视图。
图36是图35的A-A面的剖面图。
图37是图35的B-B面的剖面图。
具体实施方式
以下，使用附图说明本发明的实施方式。
(第1种实施方式)
图2表示包含本发明的第1种实施方式的非易失性半导体存储元件的半导体装置的俯视图。而后，图3表示图2的A-A面的剖面图，图1表示图2的B-B面剖面图。
本实施方式的半导体装置是形成在具有嵌入绝缘膜层的半导体衬底上的SONOS型存储器。该SONOS型存储器具有细线型立体构造的沟道区域(以下，称为细线型SONOS存储器)。而后，沟道区域的宽度以及高度分别小于等于10nm。
更具体地说，如图3所示那样，把非易失性半导体存储元件形成在硅衬底100上。在该硅衬底100上形成嵌入绝缘膜层102，夹着嵌入绝缘膜层102，分成p型上部硅衬底、p型下部柜硅衬底101。在p型上部硅衬底上形成有沟道区域105。而后，在沟道区域105表面上例如形成由硅氧化膜组成的、可以在量子力学上使电子穿过的隧道绝缘膜120。在隧道绝缘膜120表面上例如形成由硅氮化膜组成、包含可以捕获电子的能级的电荷蓄积绝缘膜122。在电荷蓄积绝缘膜122表面上例如形成由硅氧化膜组成的控制绝缘膜124。在控制绝缘膜124表面上形成例如由多晶硅组成的控制电极130。
而后，如图3所示，在具有沟道长度L的沟道区域105的两侧上设置掺杂了As等的n型杂质的源区141以及漏区143。此外，沟道区域105如从图1至图3可知的那样，成为细线型立体构造。而后，其特征在于：与图1所示的沟道区域105的沟道长度方向垂直的剖面的宽度W以及高度H分别小于等于10nm。
上述那样的细线型SONOS存储器其沟道区域成为细线型立体构造。因此，能够只用被电荷蓄积绝缘膜中的能级捕获的少数电子大大减少流过沟道区域的电流量。因而，具有能够加大在电荷蓄积绝缘膜中捕获有电子时，和未捕获电子时的电流差(晶体管的阈值电压偏移)的作用和效果。此外，能够得到增加信息的保持时间的作用和效果。
而且，在本实施方式中，隧道绝缘膜和控制绝缘膜并不必须限于硅氧化膜，例如也可以适用硅氮化膜或氧化铪膜等。
此外，虽然设与沟道区域的沟道长度方向垂直的剖面的宽度W以及高度H分别小于等于10nm，但为了具有晶体管的功能，最低限度需要具有大于等于硅的单位晶格的宽度以及高度。
图4表示对本实施方式的细线型SONOS存储器的阈值电压偏移，计算了沟道区域的宽度W依赖性的结果。在计算时，把电荷蓄积绝缘膜中的电荷捕获密度设置为相当于硅氮化膜的值的5E12cm-2，把沟道区域的高度H设置为10nm，把沟道长度L设置为100nm，把控制绝缘膜的膜厚度设置为10nm。此外，为了比较，还表示与细线型硅微结晶存储器有关的同样的计算结果。对于细线型硅微结晶存储器，除了把电荷蓄积绝缘膜中的电荷捕获密度设置为作为典型的硅微结晶的值的5E11cm-2之外，用和细线型SONOS存储器一样的条件进行了计算。
从图4可知，对于细线型SONOS存储器，通过把沟道区域的宽度设置成小于等于10nm，可以得到阈值电压偏移的增加。
以下，对于本实施方式的细线型SONOS存储器，不仅对沟道区域的宽度，而且还研究了把高度H微细化的效果。图5表示对于阈值电压偏移，计算了沟道区域的高度H依赖性的结果。此时，除了把沟道区域的宽度W设置成10nm之外，在和图4的情况一样的条件下执行了计算。
从图5可知，通过把沟道区域的高度设置成小于等于10nm，能够得到阈值电压偏移的增加。
进而，图6表示在使沟道区域的宽度W和高度H相等时的、阈值电压偏移的沟道区域的高度H(＝沟道区域的宽度W)依赖性。除了沟道区域的宽度和高度之外的条件和图4、图5的情况一样。
从图6可知，在沟道区域的宽度W以及高度H分别小于等于10nm的区域上，得到阈值电压偏移的大幅度的增加。
这样通过把沟道区域的宽度W以及高度H分别设置成小于等于10nm，由此能够得到阈值电压的大幅度增加的原因考虑如下。首先，在细线型立体构造的沟道区域中，由于存在于沟道区域的两侧面的电荷蓄积绝缘膜中的电子而波及电场的支配力。而后，如果沟道区域宽度变窄，则来自沟道区域两侧面的电场的支配力波及沟道区域的整个宽度方向。进而，如果沟道区域的宽度变成小于等于10nm，则产生因来自该两侧的电场的支配力的重叠引起的相乘效应，能够大大降低流过沟道区域的电流量。
此外，沟道区域高度如果变成小于等于10nm，则来自存在于沟道区域的上面的电荷蓄积绝缘膜中电子的电场的支配力波及沟道区域的整个高度方向。因此，仍然能够大大降低流过沟道区域的电流量。
因而，通过把沟道区域的宽度W以及高度H分别设置为小于等于10nm，能够得到来自沟道区域的两侧面的电场的支配力以及来自沟道区域的上面的电场的支配力的相乘效应。因而，可以大幅度减少在电荷蓄积绝缘膜中存在电子时的流过沟道区域的电流量。因而，能够得到阈值电压偏移的大幅度的增加。
这样，在本实施方式中，因为得到阈值电压偏移的大幅度的增加，所以即使降低电荷蓄积绝缘膜的蓄积电荷量也能够保证元件动作。因而，可以降低电荷蓄积绝缘膜的膜厚度，可以实现写入电压的降低，以及，元件尺寸的微细化。
此外，从图4可知，本实施方式的细线型SONOS存储器与具有同样沟道区域宽度W以及高度H的细线型硅微结晶存储器相比，实现大幅度阈值电压偏移。特别是沟道区域宽度变成小于等于10nm时的偏移量的增大，在细线型SONOS存储器中显著。
在硅微结晶存储器中捕获电荷的微结晶粒子的典型的面密度是1E11cm-2多。在图4中，如上所述使用了5E11cm-2。这样在硅微结晶存储器中，和SONOS存储器比较，捕获能级的面密度低。因而，即使采用细线型立体构造的沟道区域，因为来自存在于电荷蓄积绝缘膜中的电子的电场的支配力不够大，所以不能实现与SONOS存储器一样的阈值电压偏移。
进而，因为来自沟道区域的两侧面的电场的支配力的绝对值不大，所以即使沟道区域变成小于等于10nm，因为由来自该两侧面的电场的支配力的重叠产生的相乘效应不充分，所以不会如SONOS存储器的情况那样，产生偏移量的显著增大。
这样和以往技术相比较，本实施方式的细线型SONOS存储器具有可以增大阈值电压偏移的作用和效果。
而且，在本发明中电荷蓄积绝缘膜中的捕获能级的面密度优选是大于等于5E12cm-2小于等于1E14cm-2。这是因为如果变得比该范围小，则得到充分的阈值电压偏移变得困难的缘故。此外，是因为如果比该范围大，则由于捕获能级间的间距变小而产生电子的能级间跃迁，有可能在隧道绝缘膜上产生了针孔时容易发生电荷泄漏的缘故。
此外，为了实现低电压大容量存储器动作，不仅是阈值电压偏移大，而且重要的还有减小在元件间的阈值电压偏移的偏差。这是因为当阈值电压偏移的偏差大的情况下，为了吸收该偏差，需要提高写入电压的设定值，或者增加电荷蓄积绝缘膜的膜厚度的设定值的缘故。
图7表示计算了本实施方式的细线型SONOS存储器的阈值电压偏移的元件间偏差对沟道区域的宽度W的依赖性的结果。阈值电压偏移的元件间偏差用阈值电压偏移的值进行标准化。在该计算中，假定100个存储器元件。而后，在各存储器元件中假设在电荷蓄积绝缘膜中的随机的位置的捕获能级上捕获了电荷，并计算阈值电压偏移，求其标准偏差。而后把求得的标准偏差作为元件间偏差并标绘。此外，为了比较在图7中还表示细线型硅微结晶存储器的计算结果。而后，对于电荷捕获以外的条件，和在图4的数据计算中使用的条件相同。
从图7可知，本实施方式的细线型SONOS存储器的阈值电压偏移的元件间偏差与细线型硅微结晶存储器相比变小。而后，该偏差收敛在实际使用上没有问题的小于等于0.2的范围。此外，在细线型SONOS存储器中，如细线型硅微结晶存储器的情况那样，也没有看到伴随沟道区域的宽度W的微细化的元件间偏差的增大这一问题。
在细线型SONOS存储器中，认为：与细线型硅微结晶存储器相比，元件间偏差变小是因为捕获能级的密度大，因而产生更强的捕获能级的分布的平均化的效果的缘故。此外，在细线型硅微结晶存储器中，认为：伴随沟道区域的宽度W的微细化的元件间偏差增大是因为由于微细化产生的捕获能级数的减少，因而捕获能级的分布的平均化的效果进一步降低的缘故。
这样，与以往技术相比，本实施方式的细线型SONOS存储器具有可以降低阈值电压偏移的偏差这种作用和效果。
此外，在本实施方式的细线型SONOS存储器中，沟道区域具有细线型立体构造。因此，利用量子关闭效应，沟道区域的基态能级的能量水平与平面构造的情况相比上升。换句话说，有效的导带端能量水平与沟道是平面构造时的导带端的能量水平相比上升。
图8表示与本实施方式的半导体装置的硅衬底垂直的方向的能量图。如图8所示，在细线型立体构造的情况下，沟道区域的基态能级，即有效的导带端的能量水平上升。因此，提高到电荷蓄积绝缘膜中的捕获能级的能量水平以上。因而，从电荷蓄积绝缘膜至沟道区域的导带的电子的隧道概率(或者释放概率)降低。因而，能够期待存储器的保持时间增加这一效果。
图9表示计算了从电荷蓄积绝缘膜至沟道区域的导带的电子的隧道概率的，沟道区域的宽度W(＝沟道区域的高度H)依赖性的结果。在此作为电荷蓄积绝缘膜假定是硅氮化膜。而后，假定在存在于从硅氮化膜的导带低1.8eV的位置的捕获能级中捕获电子时的情况并进行计算。如果将以硅的导带端的能量水平为基准时的，电荷蓄积绝缘膜中的捕获能级的能量水平设置为Et，则Et是0.3eV。而且，沟道区域是硅，沟道的长度方向是(100)面上<110>方向。
从图9可知，沟道区域的宽度W以及高度H如果分别下降到4nm以下，则电子隧道概率急剧减少，存储器的保持时间增加。因而，通过利用该特性，可以降低隧道绝缘膜的膜厚度，作为其结果可以实现写入电压的降低以及元件尺寸的微细化。通过以上研究的结果，在本发明中，沟道区域的宽度W以及高度H优选分别小于等于4nm。
以下参照附图说明本实施方式的半导体装置的制造方法。图10～图21表示在图1至图3中表示的半导体装置的制造工序的俯视图或者剖面图。
首先，如图10的俯视图、作为图10的C-C剖面图的图11以及作为图10的D-D剖面图的图12所示，准备具有嵌入绝缘膜层102及其表面的上部硅层105a的，面方位(100)面的p型硅衬底100。接着，淀积50～100nm左右的硅氮化膜等的成为掩膜材料的绝缘膜300。其后，用光刻技术以及反应性离子蚀刻(以下还称为RIE)等的蚀刻技术对绝缘膜300进行蚀刻。此时，如图10所示，使用使以后成为源区的部分的宽度比沟道区域的宽度大那样的掩膜图案。
接着，如图13的俯视图、作为图13的E-E剖面图的图14以及作为图13的F-F剖面图的图15所示，把绝缘膜300作为掩膜，用RIE对嵌入绝缘膜层102表面的上部硅层进行蚀刻。通过该蚀刻，形成宽度以及高度分别小于等于10nm的细线型立体构造的沟道区域105。其后，例如也可以使用离子注入技术等进行为了阈值调整的向沟道区域的p型杂质的导入。
接着，如图16的俯视图、作为图16的G-G剖面图的图17以及作为图16的H-H剖面图的图18所示，用湿蚀刻等除去绝缘膜300。其后，用热氧化法形成成为隧道绝缘膜的，例如10nm左右的硅氧化膜120a。接着，用CVD法等淀积成为电荷蓄积绝缘膜的，例如20nm左右的硅氮化膜122a。其后，用光刻法以及RIE，对硅氮化膜122a进行构图。
接着，如图19的俯视图、作为图19的I-I剖面图的图20以及作为图19的J-J剖面图的图21所示，在构图后的硅氮化膜122a以及硅氧化膜120a的表面上用CVD法形成成为控制绝缘膜的，例如10nm左右的硅氧化膜124。接着，用CVD法等淀积成为控制电极的，例如50nm左右的多晶硅膜130。其后，用光刻法以及RIE对硅氧化膜和多晶硅膜进行构图，形成控制绝缘膜124以及控制电极130。此时，控制绝缘膜124下层的硅氮化膜以及硅氧化膜也同时进行构图，形成电荷蓄积绝缘膜122以及隧道绝缘膜120。
接着，把控制电极130作为掩膜，用离子注入等在源区141以及漏区143中导入n型杂质。如以上那样，形成图1至图3所示的本实施方式的半导体装置。
在本实施方式中，沟道区域的导电型并不必须是和源区以及漏区不同的导电型。即，当源区以及漏区是n型的半导体的情况下，不是必须把沟道区域设置成p型的半导体。
例如，通过把沟道区域的导电型设置成和源区以及漏区相同的导电型，设置成所谓的耗尽型FET(Field Effect Transistor)，可以谋求抑制短沟道效应。这是因为在形成在SOI构造上的耗尽型的存储单元晶体管中，在电荷蓄积绝缘膜中蓄积了电子的状态下，沟道区域空泛化。因而，存储单元的进一步微细化变得容易。
(第2种实施方式)
图22表示包含本发明的第2种实施方式的非易失性半导体存储元件的半导体装置的俯视图，图23表示图22的K-K剖面图，图24表示图22的L-L剖面图。本实施方式的半导体装置在除了形成在不具有嵌入绝缘膜层的半导体衬底100上之外，因为和第2种实施方式的半导体装置相同，所以省略记述。
如果采用本实施方式，则由于使用没有嵌入绝缘膜层的所谓的体(bulk)衬底，因而能够谋求制造成本的降低。
(第3种实施方式)
包含本发明的第3种实施方式的非易失性半导体存储元件的半导体装置因为除了图1的电荷蓄积绝缘膜122中的捕获能级的电子能量水平小于等于硅的导带端的能量水平之外，和第1种实施方式一样，所以省略说明。
所谓电荷蓄积绝缘膜122中的捕获能级的电子能量水平小于等于硅的导带端的能量水平是指，换句话说，是以硅的导带端的能量水平为基准，在把电荷蓄积绝缘膜层中的捕获能级的电子能量水平设置成Et时，Et变成小于等于0的情况。
为了把Et设置成小于等于0，作为电荷蓄积绝缘膜，例如考虑适用氧化铪膜(HfO2)和硅组成大的硅氮化膜(在SixNy中，x/y>3/4)等。
如本实施方式所示，通过把Et设置成小于等于0，除了第1种实施方式的作用和效果外，进一步得到使从电荷蓄积绝缘膜至沟道区域的电子的隧道概率降低，使存储器的保持时间增大这一作用和效果。
以下，参照图25以及图26说明利用本实施方式降低从电荷蓄积绝缘膜至沟道区域的电子的隧道概率，增大存储器的保持时间的原理以及计算结果。
图25表示与本实施方式的硅衬底垂直的方向的能量图。如图25所示，Et小于等于0，电荷蓄积绝缘膜中的捕获能级的能量水平与第1种实施方式的情况相比也进一步下降。由此，相对性地细线型立体构造的沟道区域的有效的导带端的能量水平上升。因而，从电荷蓄积绝缘膜至沟道区域的导带的电子的隧道概率进一步减少。因而，能够期待存储器的保持时间增大这一效果。
图26表示计算了从电荷蓄积绝缘膜向沟道区域的导带的电子的隧道概率对沟道区域的宽度W(＝沟道区域的高度H)的依赖性的结果。在此，作为电荷蓄积绝缘膜假定选择Et变成OeV的材料的情况而进行了计算。而且，为了比较，还对Et是0.3eV的情况表示了计算结果。对于Et以外的条件，和为了计算图9的数据所使用的条件一样地进行了计算。
从图26可知，当Et是OeV的情况下，和Et是0.3eV的情况相比，电子隧道概率明显降低。
(第4种实施方式)
包含本发明第4种实施方式的非易失性半导体存储元件的半导体装置因为除了图1的沟道区域105的基态能级的电子能量水平比(100)面上<110>方向硅的基态能级的电子能量水平还大以外，和第1种实施方式一样，所以省略说明。
在此，所谓沟道区域的基态能级的电子能量水平比(100)面上<110>方向硅的基态能级的电子能量水平还大，更具体地说是指图27的式1的不等式成立。
式1的两边表示在以真空能级为基准时的，沟道区域的基态能级的电子能量水平。而后，右边表示(100)面上<110>方向硅的基态能级的能量水平，左边表示成为比较对象的沟道区域的材料的基态能级的能量水平。
而且，使沟道区域的基态能级的电子能量水平比(100)面上<110>方向硅的基态能级的电子能量水平还大可以通过例如把沟道区域的材料设置为锗，沟道长度的方向设为锗的(100)面上<110>方向而实现。而且，在此，所谓沟道长度的方向是指电子等的载流子流过沟道区域的方向。
如本实施方式所示，由于使沟道区域的基态能级的电子能量水平比(100)面上<110>方向硅的基态能级的电子能量水平还大，因而除了第1种实施方式的作用和效果外，还使电子的量子关闭效应增强。由此，得到电子的隧道概率降低，存储器的保持时间进一步增大这一作用和效果。
以下，在本实施方式中，参照图28说明降低从电荷蓄积绝缘膜至沟道区域的电子的隧道概率，增大存储器的保持时间的原理。此外，参照图29说明电子隧道概率的计算结果。
图28以将(100)面上<110>方向锗作为沟道区域的材料的情况为例表示与本实施方式的衬底垂直的方向的能量图。在本实施方式中，沟道区域的基态能级的电子能量水平由于比(100)面上<110>方向硅的基态能级的电子能量水平还大，因而量子关闭效应增强。即，通过把硅改变为锗，细线型沟道区域的基态能级，即，有效的导带端的能量水平上升。因此，与使用了硅的情况相比，电子的隧道概率进一步降低，能够期待存储器的保持时间增大这一效果。
图29表示计算了从电荷蓄积绝缘膜向沟道区域的导带的电子的隧道概率对沟道区域的宽度W(＝沟道区域的高度H)的依赖性的结果。在此，把沟道区域的材料设置成锗，沟道长度的方向作为锗的(100)面上<110>方向进行了计算。而且，为了比较，对沟道长度方向为硅的(100)面上<110>方向的情况也表示了计算结果。而且，对于沟道区域以外的条件，和为了计算图9的数据而使用的条件相同地进行了计算。
从图29可知，在沟道长度方向是锗的(100)面上<110>方向的情况下，和硅的(100)面上<110>方向的情况相比较，从沟道区域宽度W以及高度H更大的区域开始电子隧道概率降低。因而，可以说能够实现比硅的情况更低的电子隧道概率。
(第5种实施方式)
包含本发明的第5种实施方式的非易失性半导体存储元件的半导体装置，因为除了沟道区域的与沟道长度方向垂直的剖面面积在源区以及漏区和沟道区域的边界部上比沟道区域的中央部还小以外，和第1种实施方式一样所以省略说明。
图30表示本实施方式的半导体装置的俯视图。如图30所示，通过使沟道区域的两端的宽度或者高度狭窄化，将元件构成为剖面面积在沟道区域的两端上比中央部小。这样的构成例如可容易通过把对沟道区域进行构图时的掩膜图案如上所述形成为沟道区域的端部狭窄化的图案来制造。
如本实施方式所示，通过使沟道区域的两端的宽度或者高度狭窄化，在沟道区域的两端上剖面面积比中央部小，除了第1种实施方式的作用和效果外，还能够得到可以谋求存储器的写入电压的降低这一作用和效果。
如果使剖面面积在沟道区域的两端上比中央部小，则在沟道区域的两端上与中央相比，能够引起强的量子关闭效应。其结果，在沟道区域两端上的导带的能量水平与沟道区域中央部相比上升，变成高电阻区域。在闪速型存储器的情况下如已提出的方案那样(参照P.K.Ko等，“Enhancement of Hot-Electron Current in Graded-Gate-Oxide(GGO)-MOSFETs”IEDM，pp.88-91，1984)，如果在沟道区域两端上存在高电阻区域，则当用热电子注入法从沟道区域向电荷蓄积绝缘膜进行电子的注入的情况下，能够使注入效率上升。因而，利用该特性，可以谋求存储器的写入电压的降低。
(第6种实施方式)
本发明的第6种实施方式的半导体装置具备形成在具有嵌入绝缘层的半导体衬底上，串联排列的多个存储元件。而后，该存储元件具备：与沟道长度方向垂直的剖面的宽度以及高度分别小于等于10nm的第1导电型的沟道区域；形成在沟道区域表面上的隧道绝缘膜；形成在隧道绝缘膜表面上的电荷蓄积绝缘膜；形成在电荷蓄积绝缘膜表面上的控制绝缘膜；形成在控制绝缘膜表面上的控制电极；形成在沟道区域两侧上的第1导电型的源区以及漏区。而后，与多个存储元件的排列的一端邻接，配备有具备第2导电型的沟道区域、第1导电型的源区以及漏区的选择栅晶体管。而后，形成在选择栅晶体管的第1导电型的源区的下方，和选择栅晶体管的第2导电型的沟道区域电连接的第2导电型的源线接触区域。进而，配备有与选择晶体管的第1导电型的源区电连接，并且，和源线接触区域电连接的源线接触插塞(plug)。
图31表示本实施方式的半导体装置的俯视图，图32表示图31的M-M面的剖面图。以下，参照附图说明本实施方式。
在具有嵌入绝缘膜层102的半导体衬底100上，形成多个作为存储元件的具有细线型的沟道的存储单元晶体管。而且，该存储元件因为和在第1种实施方式中说明的元件一样，所以对于重复的地方省略记述。
这些存储单元晶体管T1～Tn分别串联连接并排列。与该排列的两端邻接而形成选择栅晶体管S1、S2。
各存储晶体管T1～Tn的栅与字线WL1～WLn连接。而后，选择栅晶体管S1和S2的栅与选择栅线SGL1～SGL2连接。而后选择栅晶体管S2的漏区153通过位线接触插塞158与位线BL连接。而后，选择栅晶体管S1的源区156通过源线接触插塞159与源线SL连接。这样，本实施方式的半导体装置就具有所谓的NAND型闪速存储器的电路构成。
在此，存储单元晶体管的沟道区域171～17n、源区或者漏区161～16(n+1)的导电型都变成n型。即，存储单元晶体管作为所谓的耗尽型FET(Field Effect Transistor)动作。这样，通过把存储单元晶体管作为耗尽型FET，如在第1种实施方式中已说明的那样，可以抑制存储单元晶体管的短沟道效应。
另一方面，选择栅晶体管S1、S2的沟道区域155、154的导电型为p型、源区156、16(n+1)和漏区161、153的导电型都变成n型。即，作为所谓的增强型FET动作。
在源线一侧选择栅晶体管S1的源区156的下方，设置p型的源线接触区域157。而后源区156和源线接触区域157都和源线接触插塞159电连接。
一般在和本实施方式一样的，使用了SOI衬底的NAND型闪速存储器中，因为沟道区域和衬底的容量耦合弱，所以存在数据一并消除困难的问题。即，在进行串联连接的多个存储单元数据的一并消除时，即使在衬底上施加正电压，各存储单元的沟道区域的电位也不充分跟踪衬底的正电压，所以不上升。
为了解决该问题，在本实施方式的半导体装置中，在源线一侧选择栅晶体管的源区(n型)之下，设置p型的源线接触区域。而后使源区和源线接触区域都和源线接触插塞电连接。
同样的构造在存储单元晶体管的沟道形状不是细线型的以往的构造中，有关使用了SOI衬底的NAND型闪速存储器已提出(特开2006-294940号公报)。
当没有p型的源线接触区域的情况下，即使在源线上施加正电压，源线一侧选择栅晶体管的沟道区域(p型)和源区(n型)间的pn结也是反向偏压。因而，选择栅晶体管的沟道区域的电位没有充分上升。因而，串联连接的存储单元晶体管的沟道区域的电位也没有充分上升。
但是，如本实施方式所示，当p型源线接触区域存在的情况下，在源线上施加了正电压时，从p型的源线接点向p型的沟道区域电位平滑地传递。因而，串联连接的全部的存储单元晶体管的沟道区域的电位也跟随上升。因而，如果存储单元晶体管的沟道区域的电位上升，则电子从浮置栅向沟道释放。因而，不依赖于向衬底的施加电压，可以实现存储单元数据的一并消除的动作。
在本实施方式的半导体装置的制造中，例如，把第1种实施方式中记述的非易失性半导体存储元件形成为在SOI衬底上串联排列。其后，与该排列的两端邻接地使用一般的晶体管制作工序制成选择栅晶体管。
而后，在一端的选择栅晶体管，即，在源线一侧选择栅晶体管的源区下部形成源线接触区域。此时，只要使用比在用于源区形成的离子注入中使用的加速电压还高的加速电压，把和源区相反导电型的离子种注入到SOI衬底即可。在上述的例子的情况下，因为源区是n型，所以注入p型的离子种形成源线接触区域。
接着，在淀积了层间绝缘膜后，在源线一侧选择栅晶体管的源区上使用公知的光刻以及反应性离子蚀刻等形成贯通至源线接触区域的开口部。其后，通过使用公知的CVD法等，用金属膜等填埋开口部，形成源线接触插塞。
而且，本发明并不限定在上述的各实施方式。在本实施方式中，表示了用成为载流子的电荷是电子的n沟道型场效应晶体管构成存储元件的半导体装置，但本发明对于用成为载流子的电荷是空穴的p沟道型场效应晶体管构成存储元件的半导体装置也可以适用。而且，当在p沟道型场效应晶体管中适用本发明的情况下，需要把实施方式的说明中的“导带”改成“价电子带”。
此外，作为半导体衬底材料主要使用了硅(Si)，但不是必须限定为硅(Si)，也可以使用硅锗(SiGe)、锗(Ge)、碳化硅(SiC)、砷化镓(GaAs)、氮化铝(AlN)、氮化镓(GaN)、锑化铟(InSb)等，或者，对它们施加了变形的衬底。
此外，衬底材料的面方位不是必须限于(100)面，能够适宜地选择(110)面或者(111)面等。此外本发明还可以适用于所有把MIS型场效应晶体管作为存储元件的半导体装置。此外，在不脱离本发明的主旨的范围中，能够通过各种变形来实施。
此外，具备本发明的要素，本领域技术人员能够进行适宜设计变更的全部的半导体装置包含在本发明的范围中。本发明的范围用权利要求书及其均等物的范围来定义。

Claims (20)

1.一种半导体装置，包括半导体存储元件，所述半导体存储元件具备：
形成在半导体衬底上的沟道区域；
形成在上述沟道区域表面上的隧道绝缘膜；
形成在上述隧道绝缘膜表面上的电荷蓄积绝缘膜；
形成在上述电荷蓄积绝缘膜表面上的控制绝缘膜；
形成在上述控制绝缘膜表面上的控制电极；
形成在上述沟道区域的两侧的源区以及漏区，
所述半导体装置的特征在于：
上述沟道区域的与沟道长度方向垂直的剖面的宽度以及高度分别小于等于10nm。
2.根据权利要求1所述的半导体装置，其特征在于：
上述半导体衬底具有嵌入绝缘膜层。
3.根据权利要求1所述的半导体装置，其特征在于：
上述电荷蓄积绝缘膜中的捕获能级的面密度大于等于5E12cm-2且小于等于1E14cm-2。
4.根据权利要求1所述的半导体装置，其特征在于：
上述电荷蓄积绝缘膜中的捕获能级的电子能量水平小于等于硅的导带端的电子能量水平。
5.根据权利要求1所述的半导体装置，其特征在于：
上述电荷蓄积绝缘膜中的捕获能级的空穴能量水平小于等于硅的价电子带端的空穴能量水平。
6.根据权利要求1所述的半导体装置，其特征在于：
上述电荷蓄积绝缘膜是SixNy，其中x/y＞3/4。
7.根据权利要求1所述的半导体装置，其特征在于：
上述电荷蓄积绝缘膜是HfO2。
8.根据权利要求1所述的半导体装置，其特征在于：
上述沟道区域的材料是硅。
9.根据权利要求1所述的半导体装置，其特征在于：
上述隧道绝缘膜是硅氧化膜。
10.根据权利要求1所述的半导体装置，其特征在于：
上述控制绝缘膜是硅氧化膜。
11.根据权利要求1所述的半导体装置，其特征在于：
上述沟道区域的基态能级的电子能量水平比(100)面上<110>方向硅的基态能级的电子能量水平大。
12.根据权利要求1所述的半导体装置，其特征在于：
上述沟道区域的材料是锗，上述沟道长度方向是(100)面上<110>方向。
13.根据权利要求1所述的半导体装置，其特征在于：
上述沟道区域的与沟道长度方向垂直的剖面面积在上述源区以及上述漏区和上述沟道区域的边界部上，比上述沟道区域的中央部小。
14.根据权利要求1所述的半导体装置，其特征在于：
上述沟道区域的与沟道长度方向垂直的剖面的宽度以及高度分别小于等于4nm。
15.根据权利要求2所述的半导体装置，其特征在于：
上述沟道区域、上述源区以及上述漏区是同一导电型的半导体。
16.一种半导体装置，其特征在于：
具备形成在具有嵌入绝缘层的半导体衬底上、且串联排列的多个存储元件，
上述存储元件具备：
与沟道长度方向垂直的剖面的宽度以及高度分别小于等于10nm的第1导电型的沟道区域；
形成在上述沟道区域表面上的隧道绝缘膜；
形成在上述隧道绝缘膜表面上的电荷蓄积绝缘膜；
形成在上述电荷蓄积绝缘膜表面上的控制绝缘膜；
形成在上述控制绝缘膜表面上的控制电极；
形成在上述沟道区域的两侧的第1导电型的源区以及漏区，
所述半导体装置还具备：
与上述多个存储元件的排列的一端邻接，具有第2导电型的沟道区域、第1导电型的源区以及漏区的选择栅晶体管；
形成在上述选择栅晶体管的第1导电型的源区的下方，与上述选择栅晶体管的第2导电型的沟道区域电连接的第2导电型的源线接触区域；
与上述选择晶体管的第1导电型的源区电连接，并且与上述源线接触区域电连接的源线接触插塞。
17.根据权利要求16所述的半导体装置，其特征在于：
上述电荷蓄积绝缘膜中的捕获能级的面密度大于等于5E12cm-2且小于等于1E14cm-2。
18.根据权利要求16所述的半导体装置，其特征在于：
上述电荷蓄积绝缘膜中的捕获能级的电子能量水平小于等于硅的导带端的电子能量水平。
19.根据权利要求16所述的半导体装置，其特征在于：
上述电荷蓄积绝缘膜是SixNy(x/y＞3/4)。
20.根据权利要求16所述的半导体装置，其特征在于：
上述沟道区域的材料是硅。
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