JP6432775B2 - 電界効果素子 - Google Patents

Description

本発明はゲート電極と微細チャネルとの位置合わせマージンを緩和した電界効果素子またはさらに低温製造技術に適した電界効果素子に関する。

絶縁ゲート電界効果トランジスタの分野ではゲート電極とソース、ドレインの自動整合（self-alignment）技術が一般に適用されてきた。図１（非特許文献１の図２．１、マル５）に示すように、この技術はたとえばゲート電極（図１では多結晶シリコンゲートと記載）をマスクとしてソース、ドレインを形成する不純物（図１では“As”と記載）をイオン注入（図１では下向き矢印で表現）して、ソース、ドレインをゲート電極に整合させて形成する技術である。しかし、イオン注入の後で注入した不純物の活性化のための熱処理に通常900℃以上の温度での熱処理を必要とし、たとえば500℃より低温の低温製造技術を必要とする応用（ガラス基板上、有機基板上、IC/LSIの配線層上へ電界効果素子を積層するなど）には不適当であった。さらに数十ｎｍ以下の微細チャネル長（channel length）を有する電界効果トランジスタに応用するためには高温製造技術が使える場合でも不純物のゲート電極下への横方向拡散を抑えるなど多くの技術的な困難があった。

一方、前記のゲート電極をマスクとした自動整合技術を使用せず、カーボンナノチューブ電界効果素子（carbon nanotube field-effect element）の性能を向上するために適用する技術が開示されている（特許文献１）。この技術では、図２（特許文献１の図４）に示すように、カーボンナノチューブ（被加工層１）上に設けた、厚さｈを有し、距離Ｌだけ離間されたソース、ドレイン電極（第１の構造体２、２’）上とチャネルとなるカーボンナノチューブ上に接して厚さａの絶縁膜（３）を設け、ソース、ドレイン電極（第１の構造体２）の中間にｈの深さを有する凹状の絶縁膜の溝ｇを設け、その部分に対応するカーボンナノチューブをチャネルとして利用するために、ゲート電極４を溝の部分を覆うように設けることにより等価的にチャネルがＬ−２ａに短縮された電界効果素子を提案している。しかし、この技術ではソース、ドレイン電極に隣接する厚い（厚さ（ａ＋ｈ））絶縁膜下のチャネルはゲート電圧により低抵抗化するのが難しく、ゲート電圧でチャネル電流が減少するデプレッション形電界効果素子への応用が限界であった。

特開２０１２−２１２７９６号公報

「ＭＯＳＬＳＩ製造技術」３０ページ、日経マグロウヒル社、昭和６０年６月２０日１版１刷

上記の従来の製造方法、構造では、数ナノメータから数十ナノメータの微細チャネルの電界効果素子を作るためには、
１）不純物の横方向拡散のナノメータ（ｎｍ）レベルの短縮化が必要で、このためには低温プロセス化が必要。
２）上記特許文献１の技術では、ソース、ドレイン電極に隣接する厚い絶縁膜下のチャネル直列抵抗が微細構造部分の素子特性に加わるため、実現される特性には限界があった。３）一方、微細チャネルの電界効果素子を、電子ビームリソグラフィを使用して作成する
場合、１回毎の露光で数十ｎｍの微細パターンを描画することはできても、別々の露光で描画した微細パターンを精度よくアライメントすることは低価格電子ビームリソグラフィ装置またはそれと低価格光リソグラフィ装置との組み合わせでは困難である。特に微細チャネルと同程度に微細なゲート電極を微細チャネルの寸法レベルで精度よくアライメントすることは高額な最先端電子ビームリソグラフィ装置の使用なしには不可能であり、低額投資の装置群による実現は不可能であった。
４）また、微細チャネルの電界効果素子を不純物拡散の影響をすくなく、かつ配線層を有するＬＳＩ基板上、ガラス、有機膜等の融点の低い基板上に設けるためには低温プロセスで製造可能な構造、構成の素子が必要であった。

本発明は上記問題を解決するために、微細パターン同士の位置合わせが精度よくできない加工技術を使用しても電界効果素子の微細部分特性の抽出を可能とする電界効果素子構成、要すれば低温プロセスで製造可能な電界効果素子構成を提供することを目的とする。

上記課題を解決するために本発明では、
第１方向に第２端部と第３端部と
第１方向に該第２端部と該第３端部間の第１長さと
該第１方向と交差する第２方向に第１投影幅（projected width）と
該第２端部と該第３端部間に延在する第１表面と
を有する第１半導体領域と、
該第１半導体領域の該第２端部に接して設けられた、
第２表面を有し、該第１投影幅より幅の広い第２幅を有する
第２半導体領域と、
該第１半導体領域の該第３端部に接して設けられた、
第３表面を有し、該第１投影幅より幅の広い第３幅を有する
第３半導体領域と
を設け、
該第１半導体領域を該第１表面の該第２端部と該第３端部間で、および、該第２および第３半導体領域を該第２、第３表面の一部で第１絶縁膜を介して覆う第１電極を設けた
電界効果素子を、提供する。
さらに、低温プロセスで製造可能な、下記（１）〜（２５）の構造、構成を提供する。

第１半導体領域の電流・電圧特性を、直列抵抗の影響を少なくしつつ、第２半導体領域、第３半導体領域を経由して取り出すためには、上記記載の電界素子において、（第１電極の第２表面重畳幅）／（第１電極の第２表面重畳長さ）および（第１電極の第３表面重畳幅）／（第１電極の第３表面重畳長さ）を（該第１投影幅）／（該第１長さ）より大きくすることが望ましい。ここで第１電極の第２表面重畳幅とは該第１電極が該第２方向へ該第２半導体領域と第１絶縁膜を介して第２表面で重畳している幅であり、第１電極の第２重畳長さとは該第１電極が該第１方向へ該第２半導体領域と第１絶縁膜を介して第２表面で重畳している長さであり、第１電極の第３表面重畳幅とは該第１電極が該第２方向へ該第３半導体領域と第１絶縁膜を介して第３表面で重畳している幅であり、第１電極の第３重畳長さとは該第１電極が該第１方向へ該第３半導体領域と第１絶縁膜を介して第３表面で重畳している長さである。

なお、この条件は、第２、第３半導体領域の第１半導体領域に接する部分には高不純物濃度（１Ｅ１９原子／ｃｍ^３以上の）領域を整合して設けることは前提としていない。この高不純物濃度領域と第１半導体領域の第２、第３両端部とのアライメント精度は、該第１電極と該第１半導体領域の両端部とのアライメント精度と同程度に要求されるため、アライメント精度の悪いリソグラフィのアライメントを使う素子構造への適用はできない。
なお、上記の構造で、上記高不純物濃度領域を第１電極の端部と整合して設けることは可能である。

本発明では、第１投影幅とは、該第１表面が任意断面形状で該第１半導体領域を取り囲む下記（２）の場合にも適用できるように該第１半導体領域を該第１方向と該第２方向の２つのベクトル（図３、４参照）から仮想的に作られる面へ投影した図形の幅Ｗｐ１をいう。

本発明は更に具体的には以下（１）〜（２５）の構成の電界効果素子を提供する。
（１）
第１方向に第２端部と第３端部を有し、該第２端部と該第３端部間に該第１方向の第１長さを有し、かつ該第１方向に交差する第２方向に第１投影幅を有し、該第２端部と該第３端部間に延在する第１表面を有する第１半導体領域と、
該第２端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第２幅を有し、該第１表面と一部連続した第２表面を有する第２半導体領域と、
該第３端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第３幅を有し、該第１表面と一部連続した第３表面を有する第３半導体領域と、
からなる複合半導体領域と
該第１表面と連続した部分を含み該第２方向に展開した該第２表面の部分の少なくとも一部と、該第１表面と連続した部分を含み該第２方向に展開した該第３表面の部分の少なくとも一部と、
該第１表面の該第２表面と該第３表面とに挟まれた部分の上に少なくとも設けられた第１絶縁膜と、
該第１絶縁膜上に設けられた導電性の第１電極とから構成され、
該第１電極は第２半導体領域と該第１絶縁膜を介して該第２方向へ第２重畳幅、該第１方向へ第２重畳長さだけ重畳し、該第１電極は第３半導体領域と該第１絶縁膜を介して該第２方向へ第３重畳幅、該第１方向へ第３重畳長さだけ重畳し、
（該第１電極の第２重畳幅）／（該第１電極の第２重畳長さ）および（該第１電極の第３重畳幅）／（該第１電極の第３重畳長さ）が（該第１投影幅）／（該第１長さ）より大きい
ことを特徴とする電界効果素子。

第１半導体領域が柱状形状（pillar-like shaped）を有する場合、第１表面はそれを取り囲む。この状態を強調する場合は第１取り囲み表面（surrounding surface）と記す。
該第１半導体領域が該第１取り囲み表面で囲まれた柱状形状をした領域である場合は、断面中央まで半導体が充填された構成の他に、中空、中心に導電性、半導体または絶縁性柱状領域を擁する構成も含む。なお、該柱状形状の第１方向と交差する面で切断した該第１半導体領域の断面形状は、円、長円、任意閉曲線、三角形、矩形、台形、５角形、６角形等を含む多角形、など任意形状でよい。
本発明では、該第１半導体領域の第１表面のうち該第２方向から見える（面）部分を（第１）側部（side part）と記述する場合がある。

（２）
第１方向に第２端部と第３端部を有し、該第２端部と該第３端部間に該第１方向の第１長さを有し、かつ第１方向に交差する第２方向の第１投影幅（projected width）を有し
、該第２端部と該第３端部間に延在する第１取り囲み表面で囲まれた任意の断面形状を有する柱状の第１半導体領域と、
該第２端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第２幅を有し、該第１取り囲み表面と一部連続した第２表面を有する第２半導体領域と、
該第３端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第３幅を有し
、該第１取り囲み表面と一部連続した第３表面を有する第３半導体領域と、
からなる複合半導体領域と
該第１取り囲み表面と連続した部分を含む該第２幅の該第２表面の部分の少なくとも一部と、該第１取り囲み表面と連続した部分を含む該第３幅の該第３表面の部分の少なくとも一部と、
該第１取り囲み表面の該第２表面と該第３表面とに挟まれた部分の上に少なくとも設けられた第１絶縁膜と、
該第１絶縁膜上に設けられた導電性の第１電極とから構成され、
さらに該第１絶縁膜は該第１取り囲み表面の側部下方まで延在し、該第１電極が該第１取り囲み表面の側部下方まで該第１絶縁膜上で延在して覆うように設けられ、
該第１電極は該第１絶縁膜を介して第２半導体領域と該第２方向へ第２重畳幅、該第１方向へ第２重畳長さだけ重畳し、該第１電極は該第１絶縁膜を介して第３半導体領域と該第２方向へ第３重畳幅、該第１方向へ第３重畳長さだけ重畳し、
（該第１電極の第２重畳幅）／（該第１電極の第２重畳長さ）および（該第１電極の第３重畳幅）／（該第１電極の第３重畳長さ）が（該第１投影幅）／（該第１長さ）より大きい
ことを特徴とする電界効果素子。

なお、第１投影幅（1st projected width）とは該第１表面が水平面でない（曲面、斜
面、多角形凸面など）時にも適用される幅の表示手段として、第１半導体領域を該第１方向と該第２方向の２つのベクトル（図３、４参照）から仮想的に作られる面へ投影して得られた影の幅（Ｗｐ１）を言い、該第１取り囲み表面（該第１表面）の側部とは、該第１半導体領域が柱状の場合、該第１方向と交差する該第２方向から見た第１表面の部分を指し、その断面形状は該第１方向と該第２方向の２つのベクトル（図３、４参照）から仮想的に作られる面と角度を有する平面、複数の折れ曲がった平面、曲面（円弧状、または無定形）等の多様な面でよい。なお、本発明では第１半導体領域の第１方向の長さが、第１投影幅より小さくていわゆる縦長でなくても「柱状」と言う。

該第１、第２、第３表面は、本発明の電界効果素子を支持する支持基板と並行する面方向でも、たとえば（３）、（４）の構成のようにそれと角度をなす方向でもよい。
この場合、第２半導体領域、第１半導体領域、第３半導体領域を積層した構造（第２半導体領域、第３半導体領域のどちらが上でもよい）を利用すると、第１電極の第１方向の端部と第２端部、第３端部との位置合わせにリソグラフィを使用しないので、本発明の課題の解決が可能となる。具体的には、下記（３）、（４）の構成の電界効果素子が提供される。
すなわち、
（３）
第１方向に第２端部と第３端部を有し、該第２端部と該第３端部間に該第１方向の第１長さを有し、かつ該第１方向に交差する第２方向に第１投影幅を有し、該第２端部と該第３端部間に延在する第１表面を有する第１半導体領域と、
該第２端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第２幅を有し、該第１表面と一部連続した第２表面を有する第２半導体領域と、
該第３端部に接して設けられ、かつ前記第２方向に該第１投影幅より大きい第３幅を有し、該第１表面と一部連続した第３表面を有する第３半導体領域と、
からなる複合半導体領域と
該第１表面の該第２表面と該第３表面とに挟まれた部分の上に少なくとも設けられた第１絶縁膜と、
該第１絶縁膜上に少なくとも設けられた導電性の第１電極と、
該第２半導体領域上に設けられた第２絶縁膜と
から少なくとも構成され、
該第３半導体領域は該第２絶縁膜上に積層され
該第２半導体領域と該第３半導体領域は該第２半導体領域上に設けられた第２絶縁膜で離間され、該第１半導体領域は該第２絶縁膜中の空隙に設けられ、該第１半導体領域の該第１長さおよび該第２半導体領域と該第３半導体領域間距離は該第２絶縁膜厚で決められる
ことを特徴とする電界効果素子。

（４）
第１方向に第２端部と第３端部を有し、該第２端部と該第３端部間に該第１方向の第１長さを有し、かつ該第１方向に交差する第２方向に第１投影幅を有し、該第２端部と該第３端部間に延在する第１表面を有する第１半導体領域と、
該第２端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第２幅を有し、該第１表面と一部連続した第２表面を有する第２半導体領域と、
該第３端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第３幅を有し、該第１表面と一部連続した第３表面を有する第３半導体領域と、
からなる複合半導体領域と
該第１表面の該第２表面と該第３表面とに挟まれた部分の上に少なくとも設けられた第１絶縁膜と、
該第１絶縁膜上に少なくとも設けられた導電性の第１電極と、
該第３半導体領域上に設けられた第２絶縁膜と
から少なくとも構成され、
該第２半導体領域は該第２絶縁膜上に積層され
該第２半導体領域と該第３半導体領域は該第３半導体領域上に設けられた第２絶縁膜で離間され、該第１半導体領域は該第２絶縁膜中の空隙に設けられ、該第１半導体領域の該第１長さおよび該第２半導体領域と該第３半導体領域間距離は該第２絶縁膜厚で決められる
ことを特徴とする電界効果素子。
この素子の第１電極の第１方向両端と第１半導体領域の第２端部、第３端部との位置合わせは、リソグラフィによらず、上記積層方向のエッチング量の制御、第１電極の堆積厚、または十分堆積した後エッチバックすることにより達成される。

なお、本発明の電界効果素子は支持基板に固定される場合がある。本発明では該表面が該支持基板にほぼ平行な場合と、該表面が該支持基板と角度をなす（たとえば垂直）場合がある。該支持基板は導電性でも、半導体でも、絶縁性、（半導体基板上に絶縁膜を設けた基板を含む）でもよい。
（５）
該第２半導体領域または該第３半導体領域は支持基板に設けられていることを特徴とする（１）、（２）、（３）または（４）記載の電界効果素子。

本発明の電界効果素子では該第２半導体領域または該第３半導体領域は少なくとも表面が絶縁性の絶縁性支持基板上に設けることができる。さらに、該第２半導体領域または該第３半導体領域に第１０絶縁膜を介して第１０領域を対向して設けることにより、該第２または第３半導体領域の抵抗を調節することができる。この場合、該第１０領域は半導体材料または導電材料で構成する。該第１０領域は支持基板として機能させることもできる。

該第２または第３半導体領域に対して該第１０領域へ正電位を与えれば、該第２または第３半導体領域へは電子が誘起され、該第２または第３半導体領域に対して該第１０領域へ負電位を与えれば、該第２または第３半導体領域へは正孔が誘起され、該第１０領域へ与える電位の大きさによって誘起されるキャリア（電子、正孔）数が変わるので該第２ま
たは第３半導体領域のコンダクタンスまたは抵抗値が変化する。この効果により第１半導体領域における電界効果素子特性に直列に重畳する抵抗を下げることができる。上記電子、正孔が誘起されだす第１０領域電位は該第１０絶縁膜に捕獲されている電荷の極性と量で変わる。

この効果を取り込んだ電界効果素子として次の電界効果素子が提供される。
（６）
該第２半導体領域または該第３半導体領域に対向して第１０絶縁膜を介して第１０領域を設けたことを特徴とする（１）、（２）、（３）または（４）記載の電界効果素子。

第２半導体領域または該第３半導体領域がＳＯＩ構造（半導体薄膜（S）が、基板表面
の絶縁膜（O）上に設けられた構造）で準備される場合は、該第１０領域はＳＯＩの基板
、第１０絶縁膜はＳＯＩ基板表面の絶縁膜（ＢＯＸ）で構成される。

本発明の電界効果素子がｌｏｇｉｃ ＬＳＩの配線層の上方へ集積される場合は配線層
上に絶縁膜を介して設けられる。要すれば、配線層上に絶縁膜を介して第１０領域が設けられ、さらにその上に第１０絶縁膜が設けられ、さらにその上に第２、第３半導体領域が設けられる。

外部配線を介して第１の導電形のキャリアを該第１半導体領域へ供給または該第１半導体領域から取り出すために下記の構成が提供される。

（７）
第１の仕事関数を有する第２電極を該第２半導体領域上に、該第１の仕事関数を有する第３電極を該第３半導体領域上に設けたことを特徴とする（１）、（２）、（３）、（４）、（５）または（６）記載の電界効果素子

（８）
第６電極を該第２半導体領域上に、第７電極を該第３半導体領域上に設け
該第２半導体領域の少なくとも該第６電極が接する部分へ第１導電形の不純物を１Ｅ１９原子／ｃｍ^３以上添加し、該第３半導体領域の少なくとも該第７電極が接する部分へ第１導電形の不純物を１Ｅ１９原子／ｃｍ^３以上添加したことを特徴とする（１）、（２）、（３）、（４）、（５）または（６）記載の電界効果素子。

（９）
第１導電形の不純物を１Ｅ１９原子／ｃｍ^３以上添加した第４半導体領域を該第２半導体領域部分へ接して設け、該第４半導体領域へ第６電極を接して設けることを特徴とする（１）、（２）、（３）、（４）、（５）または（６）記載の電界効果素子。

（１０）
第１導電形の不純物を１Ｅ１９原子／ｃｍ^３以上添加した第５半導体領域を該第３半導体領域部分へ接して設け、該第５半導体領域へ第７電極を接して設けることを特徴とする（１）、（２）、（３）、（４）、（５）、（６）または（９）記載の電界効果素子。

上記（８）の不純物添加技術として触媒ＣＶＤ技術、シンター技術を活用することにより、500℃以下の製造温度で不純物添加が可能となる。また上記（９）、（１０）の第４
、第５半導体領域として水素化アモルファスシリコン、水素化アモルファスシリコンゲルマニュウム（SiGe)、水素化アモルファスシリコンカーボン（SiC)など水素化アモルファ
スシリコン系半導体を用いることにより、500℃以下の製造温度が可能となる。
これらの不純物添加の方法、および不純物添加した該第４半導体領域の第２半導体領域
への接し方、第５半導体領域の第３半導体領域への接し方は（１）、（２）記載の電界効果素子では第１電極をマスクとして自動整合的（self-align）状態に行うことができる。（３）、（４）記載の電界効果素子では積層して行うことができる。

外部配線を介して第１の導電形のキャリアと、第１の導電形とは逆導電形のキャリアの両方を該第１半導体領域へ供給または該第１半導体領域から取り出すためには下記の構成が提供される。

（１１）
該第２半導体領域の禁止帯中央エネルギー（mid-gap energy）に関して仕事関数が第２電極と逆側にある材料で構成された第４電極を該第２半導体領域上に更に設けたことを特徴とする（１）、（２）、（３）、（４）、（５）または（６）記載の電界効果素子。
（１２）
該第３半導体領域の禁止帯中央エネルギー（mid-gap energy）に関して仕事関数が第３電極と逆側にある材料で構成された第５電極を該第３半導体領域上に更に設けたことを特徴とする（１）、（２）、（３）、（４）（５）または（６）記載の電界効果素子。
上記（１１）、（１２）記載の構成は（７）記載の電界効果素子と組み合わせられることが多い。

（１３）
第８電極を該第２半導体領域上に設け、
該第２半導体領域の少なくとも該第８電極が接する部分へ第１導電形とは逆導電形の不純物を１Ｅ１９原子／ｃｍ^３以上添加したことを特徴とする（１）、（２）、（３）、（４）、（５）または（６）記載の電界効果素子。
（１４）
第９電極を該第３半導体領域上に設け、
該第３半導体領域の少なくとも該第９電極が接する部分へ第１導電形とは逆導電形の不純物を１Ｅ１９原子／ｃｍ^３以上添加したことを特徴とする（１）、（２）、（３）、（４）、（５）または（６）記載の電界効果素子。

（１５）
第１導電形とは逆導電形の不純物（impurity of opposite conductivity type opposite to the first conductivity type）を１Ｅ１９原子／ｃｍ^３以上添加した第６半導体領域を該第２半導体領域に接して設け、該第６半導体領域へ第１０電極を設けたことを特徴とする（１）、（２）、（３）、（４）、（５）または（６）記載の電界効果素子。
（１６）
第１導電形とは逆導電形の不純物を１Ｅ１９原子／ｃｍ^３以上添加した第７半導体領域を該第３半導体領域に接して設け、該第７半導体領域へ第１１電極を設けたことを特徴とする（１）、（２）、（３）、（４）、（５）または（６）記載の電界効果素子。

（１３）、（１４）、（１５）、（１６）の構成は（８）、（９）、（１０）記載の電界効果素子と組み合わされることが多い。
上記（１３）、（１４）の不純物添加技術として触媒ＣＶＤ技術、シンター技術を活用することにより、500℃以下の製造温度で不純物添加が可能となる。また上記（１５）、
（１６）の第６、第７半導体領域として水素化アモルファスシリコン、水素化アモルファスシリコンゲルマニュウム（SiGe)、水素化アモルファスシリコンカーボン（SiC)など水
素化アモルファスシリコン系半導体を用いることにより、500℃以下の製造温度が可能と
なる。
これらの不純物添加の方法、および不純物添加した該第４半導体領域の第２半導体領域への接し方、第５領域の第３半導体領域への接し方は第１電極をマスクとして自動整合的
（self-align）状態に行うことができる。

（１７）
該第１０領域は導電性領域または半導体領域であることを特徴とする（６）記載の電界効果素子。
（１８）
該第１０領域は第２支持基板であることを特徴とする（６）記載の電界効果素子。
（１９）
該第１０領域は支持基板の表面の一部に電気的に分離された形で設けられていることを特徴とする（６）記載の電界効果素子。

該第１０領域が半導体または導電体である場合は、第２または第３半導体領域のコンダクタンスを第１０領域の電位により変化させることができる。第２または第３半導体領域に電子（electrons）が誘起されると、それがコンダクタンスの原因になっている場合は
、第１０領域の電位を正方向へ増加させることにより、第２または第３半導体領域のコンダクタンスは大きくなる。第２または第３半導体領域に正孔（holes）が誘起されると、
それがコンダクタンスの原因になっている場合は、第４領域の電位を負方向へ増加させることにより、第２または第３半導体領域のコンダクタンスは大きくなる。第２または第３半導体領域のコンダクタンスが大きくなれば、第１半導体領域の電気特性を第２および第３領域の直列抵抗に影響される程度が少なく取り出すことができる。

該第１半導体領域を該第１絶縁膜を介して覆う該第１電極が、第１０領域と対向する該第１半導体領域の部分（以後下部または対向部と呼ぶ）を覆わなくても、該第１電極が該第１半導体領域の側部を覆っていて、該対向部の幅W₄の1/2と該１絶縁膜の等価厚さt_1*ε₁₀/ε₁を加えた対向部等価絶縁膜厚tbeff（＝W₄/2+t_1*ε₁₀/ε₁）が、等価第１０絶縁膜
厚（t₁₀+t_1*ε₁₀/ε₁）より小さければ、第１半導体領域のコンダクタンスが第１０領域
の電位で変化する割合は、第２、第３半導体領域のコンダクタンスが第１０領域の電位変化により変化する割合より小さくなるか、第１０領域の電位に変化があってもそのコンダクタンスの変化は無視できる。なお、t₁₀は第１０絶縁膜厚、ε₁₀は第１０絶縁膜の誘電
率、t₁は第１絶縁膜厚、ε₁は第１絶縁膜の誘電率である。

支持基板に論理回路などが集積されていて、更に本発明の電界効果素子を積層する構造は、全体としての素子集積密度の向上ばかりでなく、基板の論理回路と上層に集積された電界効果素子を用いた回路、記憶素子、表示素子などとの配線が著しく短縮され、システムとしての性能は飛躍的に向上する。このために論理回路の配線層の上に第１１の絶縁層を介して本発明の電界効果素子を積層することができる。この場合、該第１１の絶縁層は下層の配線層の凹凸を吸収して平坦化されていることが望ましい。
（２０）
該支持基板の表面にその表面に第１１絶縁膜が設けられた導電配線層が設けられていることを特徴とする（５）記載の電界効果素子。

この電界効果素子に記憶機能を付与するためには下記の構成が望ましい。
（２１）
該第１絶縁膜は多層絶縁膜であることを特徴とする（１）、（２）、（３）、（４）、（５）または（６）記載の電界効果素子。
（２２）
該多層絶縁膜は少なくとも一つの層内、または層界面にキャリア蓄積機能を有する（２１）記載の電界効果素子。
たとえば、この機能を発現する該多層絶縁膜は
（２３）
該多層絶縁膜は該第１半導体領域の該第１表面から順にシリコン酸化膜＼シリコン窒化膜＼シリコン酸化膜、シリコン酸化膜＼シリコン窒化膜＼酸化アルミニュウム、水素化アモルファスシリコン系薄膜＼酸化アルミニュウム、水素化アモルファスシリコン系薄膜＼シリコン窒化膜＼酸化アルミニュウムなどが望ましい。
水素化アモルファスシリコン系薄膜とは水素化アモルファスシリコン、水素化アモルファスシリコンゲルマニュウム、水素化アモルファスシリコンカーボンの一つである。
（２４）
該第１絶縁膜は該第１表面から順に高誘電率膜、強誘電体膜と積層された膜である（２１）記載の電界効果素子。
（２５）
該第１絶縁膜は該第１投影幅以下の粒径を有する微細物質粒子を含む絶縁膜である（１）、（２）、（３）、（４）、（５）または（６）記載の電界効果素子。
たとえば第１投影幅が25nmである時には粒径が25nm以下のSi、白金、金、チタン等の微細粒子を含む絶縁膜が望ましい。

本発明の素子構成は低価格または必ずしも時代の最先端ではないリソグラフィ等の加工装置群で等価的に微細チャネルの特性が抽出できる電界効果素子を実現できるので、装置投資を抑えて、微細チャネル特性を有する電界効果素子の開発が可能である。
また、必ずしも時代の最先端ではない加工装置群により微細チャネルの特性を活用したデバイス、集積回路が実現できる。

ＬＳＩの配線層の上に更にメモリ、センサ、表示素子等などの機能層を積層する場合は、配線層が耐える温度（たとえば５００℃以下）の製造工程が必要であるが、本発明の電界効果素子を製造するための製造温度は必ずしも高温を必要としないので、この積層構造の実現が可能である。また本発明の高温を必要としない電界効果素子構成を、ガラス、有機フィルムへ集積することにより低温形成電界効果素子による電子回路、ディスプレイ、センサなどの製造を行うことができる。

シリコンゲートMOS電界効果トランジスタの断面図である。 ソース・ドレイン電極の厚さを利用した等価短チャネル化電界効果素子の断面図である。 本発明の第１実施形態に係る電界効果素子の平面図である。 図３に示す第１実施形態に係る電界効果素子の一点鎖線X1-X2に沿った断面図である。 図３に示す第１実施形態に係る電界効果素子の一点鎖線Y1-Y2に沿った断面図である。 第２実施形態に係る電界効果素子の一点鎖線Y1-Y2に沿った断面図である。 第２実施形態に係る電界効果素子の一点鎖線X1-X2に沿った断面図である。 第３実施形態に係る電界効果素子の一点鎖線X1-X2に沿った断面図である。 第４実施形態に係る電界効果素子の一点鎖線X1-X2に沿った断面図である。 第５実施形態に係る電界効果素子の側面図である。 第５実施形態に係る電界効果素子の平面図である。 第５実施形態に係る電界効果素子の鎖線Y1-Y2に沿った断面図である。 第５実施形態に係る電界効果素子の鎖線Y1-Y2に沿った断面図（第１電極が短い場合）である。 第５実施形態に係る電界効果素子をユニットセルとした電界効果素子アレイの断面図である。 一実施例に係る試作素子の平面図である。 試作素子のIV特性である。 参照素子のIV特性である。 試作素子で得られたメモリウインドウである。

本発明の電界効果素子の実施形態の例を以下に示す。
図３は本発明の第１実施形態に係る電界効果素子の平面図である。１００は第１半導体領域、２００は第２半導体領域、３００は第３半導体領域、１１１は第１絶縁膜、１１０は第１電極、２２は第２電極、３０は第３電極、矢印１は第１方向、矢印２は第２方向、１２０は該第１半導体領域の第２端部、１３０は該第１半導体領域の第３端部を示す。Wp1は第２方向の第１投影幅、W2は第２方向の第２幅、W3は第２方向の第３幅を示す。

図４は図３に示す第１実施形態に係る電界効果素子の一点鎖線X1-X2に沿った断面図で
ある。
１０１は該第１半導体領域の第１表面の上部、図３と同じ符号は同じ領域、場所を表している。第１電極１１０は第１絶縁膜１１１を介して第１表面の上部を第１投影幅すべてにわたって覆っている。「上部」は支持基板が水平、垂直、逆さに置かれた場合でも、支持基板から遠い表面部分を指し、支持基板へ近い表面部分を「下部」という。

図５は図３に示す第１実施形態に係る電界効果素子の一点鎖線Y1-Y2に沿った断面図で
ある。
１０１は該第１半導体領域の第１表面の上部、２０１は該第２半導体領域の第２表面の上部、３０１は該第３半導体領域の第３表面の上部、１０００は絶縁性支持基板、表面に絶縁膜（図示なし）が設けられた半導体基板または導電性基板、表面に配線層（図示なし）の設けられたLSI基板上に設けられた絶縁膜付半導体領域、導電性領域などである。

以下の第２〜５実施形態の説明において、第１実施形態と同様の構成については図および説明を流用し、同様の要素については同一の符号を付して詳細な説明は省略する。第２実施形態に係る電界効果素子の平面図形（図示せず）は図３の第１実施形態に係る電界効果素子に比べて第１投影幅Wp1が第１半導体領域１００の上下方向厚に近く小さい。さら
にY1-Y2に沿った断面図の図６に示すように、第２半導体領域２００と第３半導体領域３
００に対向して第１０絶縁膜１０１１を介して第１０領域１０１０が設けられている。図５と同じ符号は同じ領域、場所を示している。
図７は図３の一点鎖線X1-X2に沿った断面図である。第１半導体領域の断面の形は矩形
または台形である。図７では第１０絶縁膜を第１絶縁膜厚以上の厚さ分エッチングして、第１電極が第１半導体領域の第１取り囲み表面（第１表面）の側部下方１０２-３まで該
第１絶縁膜上で延在できるよう段差を設けてから、第１半導体領域の第１取り囲み表面（第１表面）の上部だけでなく、第１取り囲み表面の側部１０２、側部下方１０２−３まで第１絶縁膜を堆積し、第１電極が該第１絶縁膜を介して該側部下方を覆うように作成した構造である。第１取り囲み表面の下部１０３までは第１電極は覆っていない。この構造で第１絶縁膜厚を均一に作成するためには、堆積される膜厚が表面の角度・形状に依存度が少ない絶縁膜堆積方法を使用する必要がある。このための堆積方法として、たとえばＡＬＤ（atomic layer deposition）などが知られている。

図８は第３実施形態に係る電界効果素子の断面図である。この第３実施形態に係る電界効果素子の平面図は図３と同様で、図８は図３の一点鎖線X1-X2に沿った断面図である。
第１半導体領域の断面の形は閉じた曲線である。この実施形態では第１半導体領域のこの部分は第１０絶縁膜とは離れていて（第１０絶縁膜と第１半導体領域がこの部分で接着していた場合には第１０絶縁膜をエッチングにより除去することによりこの構造が得られる）、第１絶縁膜はこの部分では第１半導体領域の第１取り囲み表面（第１表面）の上部
、側部、下部（対向面）すべてに接着されている。第１電極は上部と側部下方まで第１半導体領域の第１取り囲み表面（第１表面）を覆っている。

図９は、第１電極が第１半導体領域の第１取り囲み表面（第１表面）の上部と側部下方だけでなく、下部をも第１絶縁膜を介して第１電極が覆う構造をとっている第４実施様態に係る電界効果素子の図３の一点鎖線X1-X2に沿った断面図を示す。この第１電極の製膜
技術として堆積方向依存の少ないＡＬＤ等の堆積技術を用いれば、第１取り囲み表面の下部を覆う電極を形成することができる。

図１０は本発明の第５実施形態に係る電界効果素子の側面図である。第１半導体領域１００は（絶縁性）支持基板１０００に対してほぼ垂直に角度をなしている。この実施様態では、支持基板上に第４半導体領域４００、第２半導体領域２００、第１半導体領域１００、第３半導体領域の順に積層されている。第５半導体領域、第３半導体領域、第１半導体領域、第２半導体領域の順に積層されていてもよい。第２絶縁膜１１２は第２半導体領域と第３半導体領域の間に積層されていて、第２半導体領域２００と第３半導体領域の間を離間している。第１半導体領域はその第２端部１２０で第２半導体領域２００に接しており、その第３端部１３０で第３半導体領域３００に接している。第２端部１２０と第３端部１３０との間で第１長さを有している。第１半導体領域は第２絶縁膜の空隙に設けられており、該第１長さは該第２絶縁膜１１２の厚さで決められている。第２端部１２０と第３端部１３０と結ぶ方向を第１方向としその方向と交差する（通常直角）方向を第２方向とする。第１半導体領域はこの第２方向に第１投影幅を有する。

図１０では複雑さを避けるために図１１、図１２で示す第１絶縁膜１１１、そのほかの絶縁膜１１３、１１４等は省いてある。第１半導体領域１００は第２端部１２０と第３端部１３０とで第２半導体領域２００と第３半導体領域３００とに挟まれている。第２半導体領域の幅、第３半導体領域の幅は第１半導体領域の第１投影幅（第２端部１２０、第３端部１３０を結ぶ方向と交差する方向の）より大きい。第１電極１１０が第３半導体領域を覆う幅も第１半導体領域の幅より大きい。
図１０で、図１０までですでに表示されている数字は同じ機能を示す。４００は（９）記載の不純物を含む第４半導体領域である。

図１１は本発明の第５実施形態に係る電界効果素子の平面図である。この例では第４半導体領域４００の表面に第６電極６０が接着されており、第２半導体領域２００へのまたは第２半導体領域２００からの電流を、第４半導体領域４００を通して第６電極６０から流出入することができる。第３半導体領域３００へ接する第３電極（図示せず）、第５半導体領域（図示せず）が第３半導体領域へ接して設けられた場合にこれに接する第５電極（図示せず）等は第１電極で覆われていない部分へ設けることができる。

この実施様態は第１半導体領域１００、第２半導体領域２００、第３半導体領域３００の第１表面、第２表面、第３表面におのおの２つの対向する側部１２１および１２２、２２１および２２２、３２１および３２２を有し、少なくとも第１半導体領域の第１表面の側部１２１および１２２上へ第１絶縁膜が設けられている。要すれば第２半導体領域の第２表面の側部２２１および２２２の一部、第３半導体領域の第３表面の側部３２１および３２２の一部にも第１絶縁膜が設けられ、その上から第１電極が覆っている。
第１電極と第３半導体領域３００との容量結合を削減するためおよび絶縁特性を確保するために、第１絶縁膜より厚い絶縁膜１１３を図のように第３半導体領域３００と第１電極１１０の間に設けている。

第２絶縁膜１１２は第２半導体領域２００と第３半導体領域３００を離間するために設けられている。第１半導体領域１００は該第２絶縁膜に空隙を設け、そこへ半導体薄膜を
製膜することによりを設けられる。第２半導体領域２００が該空隙の下で単結晶である場合は、第１半導体領域を選択エピタキシアル成長させることができる。

図１２は本発明の第５実施様態に係る電界効果素子の断面図である。断面は図１１の一点鎖線Y1-Y2に沿って描かれている。第１半導体領域の第１表面の側部１２１と対向する
側部１２２との間の厚さは、第２端部１２０と第３端部１３０間の第１長さに比べて１／２以下とすることにより、１２０−１３０間を流れる電流を第１電極電位で制御する精度を高めることができる。なお第４絶縁膜１１４は第４半導体領域のパッシベーション用絶縁膜であり、第４半導体領域が図１４のように複数個に分離された場合の相互絶縁膜でもある。
第２端部１２０−第３端部１３０間の第１長さ（等価チャネル長）は絶縁膜１１２の厚さで決められるので、リソグラフィの加工精度によらず、１０ｎｍ以下の寸法まで実現することができる。
なお、図１２において第１電極１１０を第３半導体領域にオーバーハングさせないで図１３のように短く加工することもできる。

図１２の構造で第４半導体領域４００の左右幅の寸法を第１電極の断面の外側寸法より小さくした構造で紙面の左右方向に繰り返し、かつ紙面に垂直方向に距離をおいて展開すると、図１４にその断面図を示すような高密度電界効果素子の二次元アレイを構成することができる。紙面に垂直方向の距離は、垂直方向に隣接する素子の第４半導体領域４００、第３半導体領域３００は接触するが第１電極が接触しない距離に離間させればよい。図１２、図１３、図１４において１１４は第４半導体領域をパッシベーションまたは離間する第４絶縁膜である。

図１４において、３００−ｊ、３００−（ｊ＋１）、３００−（ｊ＋２）、３００−（ｊ＋３）、・・・はそれぞれ紙面に垂直方向に接続されるユニット電界効果素子のドレインまたはソース、２００−ｊ、２００−（ｊ＋１）、２００−（ｊ＋２）、２００−（ｊ＋３）、・・・はそれぞれ紙面に垂直方向に接続されるユニット電界効果素子のソースまたはドレイン、４００−ｊ、４００−（ｊ＋１）、４００−（ｊ＋２）、４００−（ｊ＋３）、・・・は該ソースまたはドレインの紙面に垂直方向の配線として機能し、１１０―ｋ、１１０−（ｋ＋１）（図示せず）、１１０−（ｋ＋２）（図示せず）、１１０−（ｋ＋３）（図示せず）、・・・は紙面の左右方向に接続されたゲート電極として機能する。このゲート電極は紙面に垂直方向には離間されている。
第１絶縁膜がメモリ機能のある多層絶縁膜で構成された場合は、この本発明の電界効果素子アレイはメモリアレイとなる。

第１半導体領域を単結晶Siで実施するために、SOI基板を利用して、上記の第２実施形
態に係る電界効果素子に近い構造の電界効果素子を試作した。SOI基板は25nm厚単結晶Si
薄膜／145nm厚SiO2／単結晶Si基板（p形、5Ωcm、(100)面）からなる構造を有する。単結晶Si薄膜はp形、10Ωcm、(100)面である。

図１５は実施例１に係る試作素子の平面図を示す。第２および第３半導体領域はｉ線リソグラフィで形成されるため、第１半導体領域とは桁違いに寸法が大きく、第１半導体領域は同じ倍率の平面図では視認できないが、第１半導体領域の投影幅Wp1は約25nm、第１
方向の長さL1は約80nmである（隣接チップの素子をSEM測定した結果）。

第２、および第３半導体領域の幅は２段階に広げられており、第１半導体領域に近い部分の幅W2-1、W3-1は1.2μm、この部分の第1電極との重畳長さLg2-1、Lg3-1は0.4μmであ
る。第１半導体領域部分から離れた部分の幅W2-2、W3-2は2.2μm、この部分の第１電極と
の重畳長さLg2-2、Lg3-2は0.6μmである。第１絶縁膜は第１半導体領域の第１取り囲み表面（第１表面）の上部および側部下方まで、第２、第３半導体領域の第２、第３表面の上部に多層絶縁膜をALDで合計膜厚16.5nm積層して形成した。第１電極はAl薄膜を電子ビー
ム蒸着により180nm厚蒸着して形成した。該第１電極は第１半導体領域側部下方まで第１
絶縁膜を介して覆っている。

図１６は図１５の試作素子（素子名rdr）の第１電極(gate)電位V1を横軸に、縦軸に第
３、第２半導体領域間に流れる電流I23をプロットしたIV特性（I23V1特性）を示す。SOI
の単結晶Si基板（以後Si基板と記述する）は試作素子の支持基板としても機能しているが本発明の第１０領域として機能する。したがって単結晶Si基板の電位V10を変化させれば
、対向している第１半導体領域にキャリアをその電位V10が誘起して試作素子rdrのI23V1
特性は横方向にシフトするはずであるが、シフトしていない。これは第１電極が第１半導体領域の第１取り囲み表面（第１表面）の上部だけでなく、側部下方をも第１絶縁膜を介して覆っているためSi基板の電位が第１半導体領域へ結合するのを第１電極によって完全ではないにしろ実効的にシールドされていることを示している。前述したように第１電極の電位の影響と比べて、第１０領域の電位の影響が少ない。電位V10の変化によるI23の最大値の変化は、V10による第２、第３領域のコンダクタンスの変化を反映している。

図１７は図１５で第１半導体領域を取り除いて、第２、第３半導体領域を直接接続した平面構造を有する参照素子（素子名ref）について、第１電極(gate)電位V1を横軸に、縦
軸に第３、第２半導体領域間に流れる電流I23をプロットしたIV特性（I23V1特性）である。この素子refは図９の素子と同一チップ上に同時に作成した。
この素子refのIV特性ではSi基板の電位V10が正方向へ増加するにしたがって、I23V1特
性が第１電極電位V1軸で負側にシフトしている。すなわち同一の第1電極電位に対して電
流I23が流れやすくなっている。言い換えれば第１半導体領域からの電流引出通路として
の第２、第３半導体領域の抵抗が小さくなっていることを示している。また、基板電位V10＝0V、第１電極電位V1＝0Vでも電流I23が流れていることは第１０絶縁膜に正電荷が捕獲されていて、その正電荷によって第２、第３半導体領域へ電子が誘起されていることを示している。

図１６に示す試作素子rdrのI23V1特性と図１７に示す参照素子refのI23V1特性とを第１電極電位を揃えて比較すると第１半導体領域のIV特性を含む図１６の電流I23が流れ始め
る第１電極電圧では、第２、第３半導体領域の抵抗は、V10=2Vの時、第１半導体領域の電流I23が27nAに増加するまでは十分小さく、図１６のIV特性は少なくともI23が27nAに到達するまでは、第１半導体領域のIV特性そのものが抽出されており、本発明の目的は達成されていることがわかる。

図１５の試作電界効果素子の第１電極電位V1を−7V→+7V→−7Vと掃印（sweep）してI23の変化を測定して得られた試作電界効果素子のメモリウインドウ（memory window）特性を図１８に示す。±7Vの書き込み消去電圧(プログラム電圧）に対してI23<27nAの電流範
囲では1.7Vのメモリウインドウが得られている。この特性は、第１投影幅約25nm、側部厚さ25nmのほぼ矩形の断面を有し第１方向の長さが約80nmの第１半導体領域と、その第１取り囲み表面の側部下方（１０２−３）まで製膜した上記多層の第１絶縁膜と、その上に堆積した第１電極と、から成る微細電界効果素子のメモリ特性が抽出測定されていることがわかる。

上記実施例で使用した（第１、第２、第３半導体領域の出発材料となった）Si薄膜は不純物濃度が１Ｅ１５個／ｃｍ^３、厚さ25nmであった。この場合、該Si薄膜は上部から下部までキャリアが空乏する基板バイアスまたはゲート電極バイアス条件の存在する、FD（fully deplete）のカテゴリに入る。SOI構造ではこの膜厚と不純物濃度の組み合わせをFDSO
Iと呼ぶ。Si基板へバイアスを加えない、または第１０絶縁膜に電荷が捕獲されていない
場合はSi薄膜にはキャリアが非常に少ない。すなわち第１半導体領域に内包する不純物から供給される平均キャリア密度＝２．５Ｅ９個／ｃｍ^２は非常に小さく、上記実施例の第１半導体領域中には０．０５６個の存在確率しかないことを意味する。このため、第１半導体領域に第１電極の電位によって誘起される電子、正孔のどちらのキャリアによる電流も認識して取り出すことができる。
たとえば、該第２、第３電極として電子選択電極を使えば、電子電流を該電極間から取り出すことができる。また正孔選択電極を該第４、第５電極として使えば、正孔電流を該電極間から取り出すことができる。

第１の導電形のキャリアを電子とし、逆電導形のキャリアを正孔とした場合について以下具体例を述べる。
電子選択電極は次の材料または構成で形成できる。たとえば、仕事関数が第２、第３半導体領域の禁止帯中央（mid-gap）に関して導電帯（conduction band）に近い材料（半導体Siに対してAl、Taなど）を該第２、第３電極の電極材料として使う。
または少なくとも第６、第７電極が接する該第２、第３半導体領域の部分へドナー不純物を（たとえばSiに対しては燐を）触媒CVD等で１Ｅ１９原子／ｃｍ^３以上添加する。
またはドナー不純物を１Ｅ１９原子／ｃｍ^３以上添加した第４半導体領域（たとえば燐またはヒ素添加水素化アモルファスSi、燐またはヒ素添加水素化アモルファスSiGeまたはSiC）を該第２半導体領域部分へ接して設け、ドナー不純物を１Ｅ１９原子／ｃｍ^３以上
添加した第５半導体領域（たとえば燐またはヒ素添加水素化アモルファスSi、燐またはヒ素添加水素化アモルファスSiGeまたはSiC）を該第３半導体領域部分へ接して設け、該第
４半導体領域へ第６電極を接して設け、該第５半導体領域へ第７電極を接して設ける。

正孔選択電極は次の材料または構成で形成できる。たとえば、仕事関数が第２、第３半導体領域の禁止帯中央（mid-gap）に関して価電子帯（valence band）に近い材料（半導
体Siに対してNi、TiN、MoOxなど）を電極材料として使い第２半導体領域へ接する該第４
電極、第３半導体領域へ接する該第５電極とする。または少なくとも該第８電極、第９電極が接する該第２、第３半導体領域の部分へアクセプタ不純物を（たとえばSiに対してはホウ素を触媒CVD等でまたはSi上に蒸着したAlをシンター処理（アロイ温度に近い低温で
熱処理）で）１Ｅ１９原子／ｃｍ^３以上添加する。
またはアクセプタ不純物を１Ｅ１９原子／ｃｍ^３以上添加した第６半導体領域（たとえばホウ素添加水素化アモルファスSi、ホウ素添加水素化アモルファスSiGeまたはSiC）を
該第２半導体領域部分へ接して設け、アクセプタ不純物を１Ｅ１９原子／ｃｍ^３以上添加した第７半導体領域（たとえばホウ素添加水素化アモルファスSi、ホウ素添加水素化アモルファスSiGeまたはSiC）を該第３半導体領域部分へ接して設け、該第６半導体領域へ第
１０電極を接して設け、該第７半導体領域へ第１１電極を接して設ける。

本発明の（６）〜（１４）では上記の２つの場合の組み合わせの記述を複雑にしないために、一般的な記述をしている。
ドナー不純物を「第１導電形の不純物」、電子を「第１導電形のキャリア」と呼んだ時はアクセプタ不純物を「第１導電形とは逆導電形の不純物」、正孔を「逆導電形のキャリア」とよぶ。逆にアクセプタ不純物を「第１導電形の不純物」、正孔を「第１導電形のキャリア」と呼んだ時はドナー不純物を「第１導電形とは逆導電形の不純物」、電子を「逆導電形のキャリア」と呼ぶ。

このような一般化して整理された記述により、第２、第３半導体領域の少なくともいずれかに電子選択電極と正孔選択電極を両種類設けた構成が（７）〜（１６）に記載された構造の組み合わせにより実現できる。これらは電子、正孔の流れまたはポテンシャルを独立に制御できる構成として有用である。たとえば本発明の電界効果素子がメモリとして動
作するときは、電子選択電極と正孔選択電極の電位を変化させることにより書き込み消去を制御することができる。

本発明の電界効果素子を通常のＭＩＳＦＥＴ（metal insulator semiconductor field-effect transistor）として利用する場合は両種類の電極は不要である。一方、不揮発性
メモリとして利用する場合、書き込み時と消去時とで第１絶縁膜に印加される電界の極性は逆にする必要がある。この電界は第１電極と第１半導体領域間の電位差で印加される。電位差の極性が逆になった場合には第１半導体表面に逆の極性のキャリアが供給される必要がある。この条件が充足されない場合は第１半導体領域の表面または全体が空乏して、第１絶縁膜へ電界がかからなくなる。これらの２種類の電極がない場合は、書き込み時と消去時のどちらかで、必要な極性のキャリアが供給されず、大きなメモリウインドウを再現性良く得ることは困難となる。

本発明の技術により低コスト加工装置群で微細チャネルの特性を有する電界効果素子を製造することができる。
ＬＳＩの多層配線の上に低温でメモリ素子、表示素子ブロックなど機能ブロックが搭載できるので、信号処理にフレキシビリティを与えることができ、高速化も可能となる。電子機器の高機能化が促進される。
また、本発明の低温技術により、ガラス基板、有機フレキシブル基板上のディスプレイ回路またはセンサ回路に制御、メモリ機能を搭載することができる。

２２ 第２電極
３０ 第３電極
６０ 第６電極
１００ 第１半導体領域
１０１ （第１半導体領域の）第１表面上部
１０２ （第１半導体領域の）第１表面側部
１０２−３（第１半導体領域の）第１表面側部下方
１０３ （第１半導体領域の）第１表面下部
１２１ （第１半導体領域の）第１表面側部１
１２２ （第１半導体領域の）第１表面側部２
２２１ （第２半導体領域の）第２表面側部１
２２２ （第２半導体領域の）第２表面側部２
３２１ （第３半導体領域の）第３表面側部１
３２２ （第３半導体領域の）第３表面側部２
１１０ 第１電極
１１１ 第１絶縁膜
１１２ 第２絶縁膜
１１３ 第３絶縁膜
１１４ 第４絶縁膜
１２０ （第１半導体領域の）第２端部
１３０ （第１半導体領域の）第３端部
２００ 第２半導体領域
２０１ （第２半導体領域の）第２表面上部
３００ 第３半導体領域
３０１ （第３半導体領域の）第３表面上部
４００ 第４半導体領域
１０００ 絶縁性支持基板
１０１０ 第１０領域
１０１１ 第１０絶縁膜
Wp1 第２方向の第１投影幅
W2 第２方向の第２幅
W3 第２方向の第３幅

Claims (29)

1. 第１方向に第２端部と第３端部を有し、該第２端部と該第３端部間に該第１方向の第１長さを有し、かつ該第１方向に交差する第２方向に第１投影幅を有し、該第２端部と該第３端部間に延在する第１表面を有する第１半導体領域と、
   該第２端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第２幅を有し、該第１表面と一部連続した第２表面を有する第２半導体領域と、
   該第３端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第３幅を有し、該第１表面と一部連続した第３表面を有する第３半導体領域と、
   からなる複合半導体領域と、
   該第１表面と連続した部分を含み該第２方向に展開した該第２表面の部分の少なくとも一部の表面上、該第１表面と連続した部分を含み該第２方向に展開した該第３表面の部分の少なくとも一部の表面上、および該第１表面の該第２表面と該第３表面とに挟まれた部分の表面上に少なくとも設けられた第１絶縁膜と、
   該第１絶縁膜面上に設けられた導電性の第１電極とから構成され、
   該第１電極は第２半導体領域と該第１絶縁膜を介して該第２方向へ第２重畳幅、該第１方向へ第２重畳長さだけ重畳し、該第１電極は第３半導体領域と該第１絶縁膜を介して該第２方向へ第３重畳幅、該第１方向へ第３重畳長さだけ重畳し、
   （該第１電極の第２重畳幅）／（該第１電極の第２重畳長さ）および（該第１電極の第３重畳幅）／（該第１電極の第３重畳長さ）が（該第１投影幅）／（該第１長さ）より大きく、
   該第２半導体領域または該第３半導体領域と対向している第１０領域を第１０絶縁膜を介して設け、該第１０領域の電位により該第２半導体領域または該第３半導体領域の抵抗またはコンダクタンスを変化させることを可能とした
   ことを特徴とする電界効果素子。
2. 第１方向に第２端部と第３端部を有し、該第２端部と該第３端部間に該第１方向の第１長さを有し、かつ該第１方向に交差する第２方向に第１投影幅を有し、該第２端部と該第
   ３端部間に延在する第１取り囲み表面で囲まれた任意の断面形状を有する柱状の第１半導体領域と、
   該第２端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第２幅を有し、該第１取り囲み表面と一部連続した第２表面を有する第２半導体領域と、
   該第３端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第３幅を有し、該第１取り囲み表面と一部連続した第３表面を有する第３半導体領域と、
   からなる複合半導体領域と、
   該第１取り囲み表面と連続した部分を含む該第２幅の該第２表面の部分の少なくとも一部の表面上、該第１取り囲み表面と連続した部分を含む該第３幅の該第３表面の部分の少なくとも一部の表面上、および該第１取り囲み表面の該第２表面と該第３表面とに挟まれた部分の表面上に少なくとも設けられた第１絶縁膜と、
   該第１絶縁膜面上に設けられた導電性の第１電極とから構成され、
   さらに該第１絶縁膜は該第１取り囲み表面の側部下方まで延在し、該第１電極が該第１取り囲み表面の側部下方まで該第１絶縁膜面上で延在して覆うように設けられ、
   該第１電極は該第１絶縁膜を介して第２半導体領域と該第２方向へ第２重畳幅、該第１方向へ第２重畳長さだけ重畳し、該第１電極は該第１絶縁膜を介して第３半導体領域と該第２方向へ第３重畳幅、該第１方向へ第３重畳長さだけ重畳し、
   （該第１電極の第２重畳幅）／（該第１電極の第２重畳長さ）および（該第１電極の第３重畳幅）／（該第１電極の第３重畳長さ）が（該第１投影幅）／（該第１長さ）より大きく、
   該第２半導体領域または該第３半導体領域と対向している第１０領域を第１０絶縁膜を介して設け、該第１０領域の電位により該第２半導体領域または該第３半導体領域の抵抗またはコンダクタンスを変化させることを可能とした
   ことを特徴とする電界効果素子。
3. 第１方向に第２端部と第３端部を有し、該第２端部と該第３端部間に該第１方向の第１長さを有し、かつ該第１方向に交差する第２方向に第１投影幅を有し、該第２端部と該第３端部間に延在する第１表面を有する第１半導体領域と、
   該第２端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第２幅を有し、該第１表面と一部連続した第２表面を有する第２半導体領域と、
   該第３端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第３幅を有し、該第１表面と一部連続した第３表面を有する第３半導体領域と、
   からなる複合半導体領域と、
   該第１表面の該第２表面と該第３表面とに挟まれた部分の表面上に少なくとも設けられた第１絶縁膜と、
   該第１絶縁膜面上に少なくとも設けられた導電性の第１電極と、
   該第２半導体領域表面上に設けられた第２絶縁膜と
   から少なくとも構成され、
   該第３半導体領域は該第２絶縁膜面上に積層され
   該第２半導体領域と該第３半導体領域は該第２半導体領域表面上に設けられた第２絶縁膜で離間され、該第１半導体領域は該第２絶縁膜中の空隙に設けられ、該第１半導体領域の該第１長さおよび該第２半導体領域と該第３半導体領域間距離は該第２絶縁膜厚で決められる
   ことを特徴とする電界効果素子。
4. 第１方向に第２端部と第３端部を有し、該第２端部と該第３端部間に該第１方向の第１長さを有し、かつ該第１方向に交差する第２方向に第１投影幅を有し、該第２端部と該第３端部間に延在する第１表面を有する第１半導体領域と、
   該第２端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第２幅を有し、該第１表面と一部連続した第２表面を有する第２半導体領域と、
   該第３端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第３幅を有し、該第１表面と一部連続した第３表面を有する第３半導体領域と、
   からなる複合半導体領域と、
   該第１表面の該第２表面と該第３表面とに挟まれた部分の表面上に少なくとも設けられた第１絶縁膜と、
   該第１絶縁膜面上に少なくとも設けられた導電性の第１電極と、
   該第３半導体領域表面上に設けられた第２絶縁膜と
   から少なくとも構成され、
   該第２半導体領域は該第２絶縁膜面上に積層され
   該第２半導体領域と該第３半導体領域は該第３半導体領域表面上に設けられた第２絶縁膜で離間され、該第１半導体領域は該第２絶縁膜中の空隙に設けられ、該第１半導体領域の該第１長さおよび該第２半導体領域と該第３半導体領域間距離は該第２絶縁膜厚で決められる
   ことを特徴とする電界効果素子。
5. 該第２半導体領域または該第３半導体領域は支持基板上に設けられていることを特徴とする請求項１、２、３または４記載の電界効果素子。
6. 該第２半導体領域または該第３半導体領域と対向して第１０絶縁膜を介して第１０領域を設けたことを特徴とする請求項３または４記載の電界効果素子。
7. 第１の仕事関数を有する第２電極を該第２半導体領域上に、該第１の仕事関数を有する第３電極を該第３半導体領域上に設けたことを特徴とする請求項１、２、３、４、５または６記載の電界効果素子。
8. 第６電極を該第２半導体領域上に、第７電極を該第３半導体領域上に設け、
   該第２半導体領域の少なくとも該第６電極が接する部分へ第１導電形の不純物を１Ｅ１９原子／ｃｍ^３以上添加し、該第３半導体領域の少なくとも該第７電極が接する部分へ第１導電形の不純物を１Ｅ１９原子／ｃｍ^３以上添加したことを特徴とする請求項１、２、３、４、５または６記載の電界効果素子。
9. 第１導電形の不純物を１Ｅ１９原子／ｃｍ^３以上添加した第４半導体領域を該第２半導体領域部分へ接して設け、該第４半導体領域へ第６電極を接して設けることを特徴とする請求項１、２、３，４、５または６記載の電界効果素子。
10. 第１導電形の不純物を１Ｅ１９原子／ｃｍ^３以上添加した第５半導体領域を該第３半導体領域部分へ接して設け、該第５半導体領域へ第７電極を接して設けることを特徴とする請求項１、２、３、４、５、６、または９記載の電界効果素子。
11. 該第２半導体領域の禁止帯中央エネルギーに関して仕事関数が該第１の仕事関数と逆側にある材料で構成された第４電極を該第２半導体領域上に更に設けたことを特徴とする請求項７記載の電界効果素子。
12. 該第３半導体領域の禁止帯中央エネルギーに関して仕事関数が該第１の仕事関数と逆側にある材料で構成された第５電極を該第３半導体領域上に更に設けたことを特徴とする請求項７記載の電界効果素子。
13. 第８電極を該第２半導体領域上に設け、
    該第２半導体領域の少なくとも該第８電極が接する部分へ該第１導電形とは逆導電形の不純物を１Ｅ１９原子／ｃｍ^３以上添加したことを特徴とする請求項８、９、または１０
    記載の電界効果素子。
14. 第９電極を該第３半導体領域上に設け、
    該第３半導体領域の少なくとも該第９電極が接する部分へ該第１導電形とは逆導電形の不純物を１Ｅ１９原子／ｃｍ^３以上添加したことを特徴とする請求項８、９、または１０記載の電界効果素子。
15. 該第１導電形とは逆導電形の不純物を１Ｅ１９原子／ｃｍ^３以上添加した第６半導体領域を該第２半導体領域に接して設け、該第６半導体領域へ第１０電極を設けたことを特徴とする請求項８、９、または１０記載の電界効果素子。
16. 該第１導電形とは逆導電形の不純物を１Ｅ１９原子／ｃｍ^３以上添加した第７半導体領域を該第３半導体領域に接して設け、該第７半導体領域へ第１１電極を設けたことを特徴とする請求項８、９、または１０記載の電界効果素子。
17. 該第１０領域は導電性領域または半導体領域であることを特徴とする請求項１、２、または６記載の電界効果素子。
18. 該第１０領域は支持基板であることを特徴とする請求項１、２、または６記載の電界効果素子。
19. 該第１０領域は支持基板の表面の一部に電気的に分離された形で設けられていることを特徴とする請求項１、２、または６記載の電界効果素子。
20. 該支持基板の表面に、その表面に第１１絶縁膜が設けられた導電配線層が設けられていることを特徴とする請求項５記載の電界効果素子。
21. 該第１絶縁膜は多層絶縁膜であることを特徴とする請求項１、２、３，４，５または６記載の電界効果素子。
22. 該多層絶縁膜は少なくとも一つの層内、または層界面にキャリア蓄積機能を有する請求項２１記載の電界効果素子。
23. 該多層絶縁膜は該第１半導体領域の該第１表面から順にシリコン酸化膜＼シリコン窒化膜＼シリコン酸化膜、シリコン酸化膜＼シリコン窒化膜＼酸化アルミニュウム、水素化アモルファスシリコン系薄膜＼酸化アルミニュウム、水素化アモルファスシリコン系薄膜＼シリコン窒化膜＼酸化アルミニュウムのうちの一組であることを特徴とする請求項２１記載の電界効果素子。
24. 該第１絶縁膜は該第１表面から順に高誘電率膜、強誘電体膜と積層された膜である請求項２１記載の電界効果素子。
25. 該第１絶縁膜は該第１幅以下の粒径を有する微細物質粒子を含む絶縁膜であることを特徴とする請求項１、２、３，４，５または６記載の電界効果素子。
26. 第１方向に第２端部と第３端部を有し、該第２端部と該第３端部間に該第１方向の第１長さを有し、かつ該第１方向に交差する第２方向に第１投影幅を有し、該第２端部と該第３端部間に延在する第１表面を有する第１半導体領域と、
    該第２端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第２幅を有し、該第１表面と一部連続した第２表面を有する第２半導体領域と、
    該第３端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第３幅を有し、該第１表面と一部連続した第３表面を有する第３半導体領域と、
    からなる複合半導体領域と、
    該第１表面と連続した部分を含み該第２方向に展開した該第２表面の部分の少なくとも一部の表面上、該第１表面と連続した部分を含み該第２方向に展開した該第３表面の部分の少なくとも一部の表面上、および該第１表面の該第２表面と該第３表面とに挟まれた部分の表面上に少なくとも設けられた第１絶縁膜と、
    該第１絶縁膜面上に設けられた導電性の第１電極とから構成され、
    第１の仕事関数を有する第２電極を該第２半導体領域上に、該第１の仕事関数を有する第３電極を該第３半導体領域上に設け、
    該第２半導体領域の禁止帯中央エネルギーに関して仕事関数が該第１の仕事関数と逆側にある材料で構成された第４電極を該第２半導体領域上に更に設け、
    該第１電極は第２半導体領域と該第１絶縁膜を介して該第２方向へ第２重畳幅、該第１方向へ第２重畳長さだけ重畳し、該第１電極は第３半導体領域と該第１絶縁膜を介して該第２方向へ第３重畳幅、該第１方向へ第３重畳長さだけ重畳し、
    （該第１電極の第２重畳幅）／（該第１電極の第２重畳長さ）および（該第１電極の第３重畳幅）／（該第１電極の第３重畳長さ）が（該第１投影幅）／（該第１長さ）より大きい
    ことを特徴とする電界効果素子。
27. 第１方向に第２端部と第３端部を有し、該第２端部と該第３端部間に該第１方向の第１長さを有し、かつ該第１方向に交差する第２方向に第１投影幅を有し、該第２端部と該第３端部間に延在する第１表面を有する第１半導体領域と、
    該第２端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第２幅を有し、該第１表面と一部連続した第２表面を有する第２半導体領域と、
    該第３端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第３幅を有し、該第１表面と一部連続した第３表面を有する第３半導体領域と、
    からなる複合半導体領域と、
    該第１表面と連続した部分を含み該第２方向に展開した該第２表面の部分の少なくとも一部の表面上、該第１表面と連続した部分を含み該第２方向に展開した該第３表面の部分の少なくとも一部の表面上、および該第１表面の該第２表面と該第３表面とに挟まれた部分の表面上に少なくとも設けられた第１絶縁膜と、
    該第１絶縁膜面上に設けられた導電性の第１電極とから構成され、
    第１の仕事関数を有する第２電極を該第２半導体領域上に、該第１の仕事関数を有する第３電極を該第３半導体領域上に設け、
    該第３半導体領域の禁止帯中央エネルギーに関して仕事関数が該第１の仕事関数と逆側にある材料で構成された第５電極を該第３半導体領域上に更に設け、
    該第１電極は第２半導体領域と該第１絶縁膜を介して該第２方向へ第２重畳幅、該第１方向へ第２重畳長さだけ重畳し、該第１電極は第３半導体領域と該第１絶縁膜を介して該第２方向へ第３重畳幅、該第１方向へ第３重畳長さだけ重畳し、
    （該第１電極の第２重畳幅）／（該第１電極の第２重畳長さ）および（該第１電極の第３重畳幅）／（該第１電極の第３重畳長さ）が（該第１投影幅）／（該第１長さ）より大きい
    ことを特徴とする電界効果素子。
28. 第１方向に第２端部と第３端部を有し、該第２端部と該第３端部間に該第１方向の第１長さを有し、かつ該第１方向に交差する第２方向に第１投影幅を有し、該第２端部と該第３端部間に延在する第１取り囲み表面で囲まれた任意の断面形状を有する柱状の第１半導体領域と、
    該第２端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第２幅を有し
    、該第１取り囲み表面と一部連続した第２表面を有する第２半導体領域と、
    該第３端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第３幅を有し、該第１取り囲み表面と一部連続した第３表面を有する第３半導体領域と、
    からなる複合半導体領域と、
    該第１取り囲み表面と連続した部分を含む該第２幅の該第２表面の部分の少なくとも一部の表面上、該第１取り囲み表面と連続した部分を含む該第３幅の該第３表面の部分の少なくとも一部の表面上、および該第１取り囲み表面の該第２表面と該第３表面とに挟まれた部分の表面上に少なくとも設けられた第１絶縁膜と、
    該第１絶縁膜面上に設けられた導電性の第１電極とから構成され、
    第１の仕事関数を有する第２電極を該第２半導体領域上に、該第１の仕事関数を有する第３電極を該第３半導体領域上に設け、
    該第２半導体領域の禁止帯中央エネルギーに関して仕事関数が該第１の仕事関数と逆側にある材料で構成された第４電極を該第２半導体領域上に更に設け、
    さらに該第１絶縁膜は該第１取り囲み表面の側部下方まで延在し、該第１電極が該第１取り囲み表面の側部下方まで該第１絶縁膜面上で延在して覆うように設けられ、
    該第１電極は該第１絶縁膜を介して第２半導体領域と該第２方向へ第２重畳幅、該第１方向へ第２重畳長さだけ重畳し、該第１電極は該第１絶縁膜を介して第３半導体領域と該第２方向へ第３重畳幅、該第１方向へ第３重畳長さだけ重畳し、
    （該第１電極の第２重畳幅）／（該第１電極の第２重畳長さ）および（該第１電極の第３重畳幅）／（該第１電極の第３重畳長さ）が（該第１投影幅）／（該第１長さ）より大きい
    ことを特徴とする電界効果素子。
29. 第１方向に第２端部と第３端部を有し、該第２端部と該第３端部間に該第１方向の第１長さを有し、かつ該第１方向に交差する第２方向に第１投影幅を有し、該第２端部と該第３端部間に延在する第１取り囲み表面で囲まれた任意の断面形状を有する柱状の第１半導体領域と、
    該第２端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第２幅を有し、該第１取り囲み表面と一部連続した第２表面を有する第２半導体領域と、
    該第３端部に接して設けられ、かつ該第２方向に該第１投影幅より大きい第３幅を有し、該第１取り囲み表面と一部連続した第３表面を有する第３半導体領域と、
    からなる複合半導体領域と、
    該第１取り囲み表面と連続した部分を含む該第２幅の該第２表面の部分の少なくとも一部の表面上、該第１取り囲み表面と連続した部分を含む該第３幅の該第３表面の部分の少なくとも一部の表面上、および該第１取り囲み表面の該第２表面と該第３表面とに挟まれた部分の表面上に少なくとも設けられた第１絶縁膜と、
    該第１絶縁膜面上に設けられた導電性の第１電極とから構成され、
    第１の仕事関数を有する第２電極を該第２半導体領域上に、該第１の仕事関数を有する第３電極を該第３半導体領域上に設け、
    該第３半導体領域の禁止帯中央エネルギーに関して仕事関数が該第１の仕事関数と逆側にある材料で構成された第５電極を該第３半導体領域上に更に設け、
    さらに該第１絶縁膜は該第１取り囲み表面の側部下方まで延在し、該第１電極が該第１取り囲み表面の側部下方まで該第１絶縁膜面上で延在して覆うように設けられ、
    該第１電極は該第１絶縁膜を介して第２半導体領域と該第２方向へ第２重畳幅、該第１方向へ第２重畳長さだけ重畳し、該第１電極は該第１絶縁膜を介して第３半導体領域と該第２方向へ第３重畳幅、該第１方向へ第３重畳長さだけ重畳し、
    （該第１電極の第２重畳幅）／（該第１電極の第２重畳長さ）および（該第１電極の第３重畳幅）／（該第１電極の第３重畳長さ）が（該第１投影幅）／（該第１長さ）より大きい
    ことを特徴とする電界効果素子。

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