TW201946279A - 具有低隨機電報訊號雜訊之半導體元件 - Google Patents

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葉尚府
李其霖
殷勤
趙亦平
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Abstract

本發明實施例係關於一種半導體元件，其包括一源極/汲極擴散區域及一第一摻雜區域。該源極/汲極擴散區域界定於一第一隔離結構與一第二隔離結構之間。該源極/汲極擴散區域包含一源極區域、一汲極區域及一元件通道。該元件通道位於該源極區域與該汲極區域之間。該第一摻雜區域在自該源極區域至該汲極區域之一方向上沿該元件通道與該第一隔離結構之間的一第一接面安置。該第一摻雜區域與該源極區域及該汲極區域之至少一者分離，且具有高於該元件通道之摻雜物濃度的一摻雜物濃度。本揭露之半導體元件具有低隨機電報訊號雜訊及較少缺陷。

Description

具有低隨機電報訊號雜訊之半導體元件
本發明實施例係有關具有低隨機電報訊號雜訊之半導體元件。
在半導體產業中，技術藉由不斷減小最小構件大小(此容許更多組件整合至一區域中)來不斷提高各種電子組件之整合密度。然而，儘管整合密度增大，然諸如金屬氧化物半導體場效電晶體(MOSFET)之半導體元件中之隨機電報訊號(RTS)雜訊變得更嚴重。因此，需要具有相對較低RTS雜訊之半導體元件來解決問題。
根據本發明的一實施例，一種半導體元件包括：一源極/汲極擴散區域，其界定於一第一隔離結構與一第二隔離結構之間，該源極/汲極擴散區域包含一源極區域、一汲極區域及該源極區域與該汲極區域之間的一元件通道；及一第一摻雜區域，其在自該源極區域至該汲極區域之一方向上沿該元件通道與該第一隔離結構之間的一第一接面安置，該第一摻雜區域與該源極區域及該汲極區域之至少一者分離，其中該第一摻雜區域具有高於該元件通道之摻雜物濃度的一摻雜物濃度。
根據本發明的一實施例，一種半導體元件包括：一源極/汲極擴散區域，其界定於一第一隔離結構與一第二隔離結構之間，該源極/汲極擴散區域包含一源極區域、一汲極區域及該源極區域與該汲極區域之間的一元件通道；複數個第一摻雜區域，其等在自該源極區域至該汲極區域之一方向上沿該元件通道與該第一隔離結構之間的一第一接面安置，其中該複數個第一摻雜區域彼此分離且具有高於該元件通道之摻雜物濃度的一摻雜物濃度。
根據本發明的一實施例，一種用於製造一半導體元件之方法包括：形成一第一隔離結構及一第二隔離結構；使一源極/汲極擴散區域形成於該第一隔離結構與該第二隔離結構之間，其中該源極/汲極擴散區域包含一源極區域、一汲極區域及該源極區域與該汲極區域之間的一元件通道；使一遮罩層形成於該元件通道上方；圖案化該遮罩層以形成一第一開口來暴露該元件通道與該第一隔離結構之間的一第一接面，其中該第一開口在自該源極區域至該汲極區域之一方向上沿該第一接面安置且未暴露該源極區域及該汲極區域之至少一者；及透過該第一開口植入該第一接面以形成一第一摻雜區域。
以下揭露提供用於實施所提供之標的之不同特徵的諸多不同實施例或實例。下文將描述組件及配置之具體實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，「使一第一構件形成於一第二構件上方或一第二構件上」可包含其中形成直接接觸之該第一構件及該第二構件的實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸的實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複旨在簡化及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。
此外，為了方便描述，可在本文中使用空間相對術語(諸如「下面」、「下方」、「下」、「上方」、「上」及其類似者)來描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示。除圖中所描繪之定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中之不同定向。裝置可依其他方式定向(旋轉90度或依其他定向)，且亦可因此解譯本文中所使用之空間相對描述詞。
本揭露旨在提供具有低隨機電報訊號(RTS)雜訊及較少缺陷之半導體元件。為減少隨機電報訊號雜訊且引起較少缺陷，沿一元件通道與一隔離結構之間的一接面形成不與一源極區域及一汲極區域兩者重疊之至少一摻雜區域。
圖1A係根據本揭露之一實施例之一半導體元件101之一俯視圖。半導體元件101可包含一電晶體，例如一金屬氧化物半導體場效電晶體(MOSFET)。
參考圖1A，半導體元件101包含一第一隔離結構136、一第二隔離結構138、一源極/汲極擴散區域130、一摻雜區域121及一閘極112。源極/汲極擴散區域130界定於第一隔離結構136與第二隔離結構138之間。閘極112安置於源極/汲極擴散區域130上方。源極/汲極擴散區域130包含一基板140中之一源極區域132、一汲極區域134及一元件通道133。元件通道133安置於閘極112下方且位於源極區域132與汲極區域134之間。
第一隔離結構136及第二隔離結構138 (諸如淺溝渠隔離(STI)區域)用於使半導體元件101與其他半導體元件電隔離。一般技術者應瞭解，源極/汲極擴散區域130由隔離結構包圍。為簡潔起見，圖中僅展示彼此平行延伸之第一隔離結構136及第二隔離結構138。
摻雜區域121在自源極區域132至汲極區域134之一方向上沿元件通道133與第一隔離結構136之間的一第一接面135安置。例如，方向與圖1A中所展示之方向AA平行。摻雜區域121包含一第一摻雜物類型之半導體材料，而源極區域132及汲極區域134包含一第二摻雜物類型之半導體材料。第一摻雜物類型及第二摻雜物類型彼此不同。在一實施例中，半導體元件101包含一n型MOS (NMOS)電晶體，且摻雜區域121包含具有1e17 /cm3 至1e19 /cm3 之一濃度的p型摻雜物，諸如硼或二氟化硼(BF2 )。在另一實施例中，半導體元件101包含一p型MOS (PMOS)電晶體，且摻雜區域121包含具有1e17 /cm3 至1e19 /cm3 之一濃度的n型摻雜物，諸如砷、磷或銻。
在半導體元件中，不同材料之間可存在應力。在本揭露中，可在一介電材料STI與一半導體材料元件通道之間的接面處誘發應力以導致歸因於晶體錯位或畸變之缺陷。此等缺陷產生可存在於矽與閘極氧化物之間的一界面中之阱場。大多數阱場定位於STI附近。阱場中之電荷捕獲及釋放招致電流波動。具體而言，一單一阱場可引起RTS雜訊，而多個阱場可引起閃爍雜訊。
摻雜區域121引起安置摻雜區域121之臨限電壓增大。由於電流在自源極流動至汲極(或反之亦然)時傾向於流動通過一較低臨限值區域而非一較高臨限值區域，所以摻雜區域121可減少第一隔離結構136附近之一電流流動且因此降低沿第一隔離結構136分佈之一平均電流密度。摻雜區域121有效緩解電流波動之問題。此外，由於摻雜區域121沿第一接面135之僅一部分而非第一接面135之全長安置，所以摻雜區域121可引起較少缺陷。
就一NMOS電晶體而言，元件通道133與基板140一樣包含p型雜質。摻雜區域121中之p型摻雜物之濃度高於元件通道133中之p型摻雜物之濃度。類似地，就一PMOS電晶體而言，元件通道133與基板140一樣包含n型雜質。摻雜區域121中之n型摻雜物之濃度高於元件通道133中之n型摻雜物之濃度。因此，因為摻雜區域121具有一較高臨限電壓，所以大多數電流朝向元件通道133而非摻雜區域121流動。
在圖1A之實施例中，摻雜區域121與元件通道133及第一隔離結構136兩者重疊。然而，元件通道133中之摻雜區域121促成雜訊衰減，而第一隔離結構136中之摻雜區域121無此作用。在另一實施例中，摻雜區域121可僅與元件通道133重疊。摻雜區域121與源極區域132及汲極區域134分離且因此不與源極區域132及汲極區域134兩者重疊。
圖1B係根據本揭露之另一實施例之一半導體元件102之一俯視圖。參考圖1B，除(例如)圖1B之一摻雜區域122之位置不同於圖1A之摻雜區域121之位置之外，半導體元件102類似於參考圖1A所描述及繪示之半導體元件101。在圖1B之實施例中，沿第一接面135安置之摻雜區域122與汲極區域134重疊且與源極區域132分離。
圖1C係根據本揭露之又一實施例之一半導體元件103之一俯視圖。參考圖1C，除(例如)圖1C之一摻雜區域123之位置不同於圖1A之摻雜區域121之位置之外，半導體元件103類似於參考圖1A所描述及繪示之半導體元件101。在圖1C之實施例中，沿第一接面135安置之摻雜區域123與源極區域132重疊且與汲極區域134分離。
圖1D係根據本揭露之又一實施例之一半導體元件104之一俯視圖。參考圖1D，除(例如)圖1D之一摻雜區域124之大小或形狀不同於圖1A之摻雜區域121之大小或形狀之外，半導體元件104類似於參考圖1A所描述及繪示之半導體元件101。在圖1D之實施例中，沿第一接面135安置之摻雜區域124呈L形。另外，摻雜區域124之大小大於圖1A之摻雜區域121之大小。
圖2係根據本揭露之另一實施例之一半導體元件200之一俯視圖。參考圖2，除(例如)圖2之一摻雜區域221沿一第二接面137而非第一接面135形成之外，半導體元件200類似於參考圖1A所描述及繪示之半導體元件101。
在圖2之實施例中，摻雜區域221在自源極區域132至汲極區域134之方向上沿元件通道133與第二隔離結構138之間的第二接面137安置。摻雜區域221與元件通道133及第二隔離結構138兩者重疊。在一些實施例中，摻雜區域221可僅與元件通道133重疊。摻雜區域221與源極區域132及汲極區域134分離且因此不與源極區域132及汲極區域134兩者重疊。
在另一實施例中，沿第二接面137安置之摻雜區域221與汲極區域134重疊且與源極區域132分離。在又一實施例中，沿第二接面137安置之摻雜區域221與源極區域132重疊且與汲極區域134分離。
類似地，如同摻雜區域121，摻雜區域221緩解電流波動之問題且可引起較少缺陷。
圖3A係根據本揭露之一實施例之一半導體元件301之一俯視圖。參考圖3A，除(例如)新增與第一摻雜區域121分離之一第二摻雜區域321之外，半導體元件301類似於參考圖1A所描述及繪示之半導體元件101。
在圖3A之實施例中，第二摻雜區域321在自源極區域132至汲極區域134之方向上沿元件通道133與第一隔離結構136之間的第一接面135安置。第二摻雜區域321與元件通道133及第一隔離結構136兩者重疊。另外，第二摻雜區域321與源極區域132及汲極區域134分離。
在另一實施例中，第二摻雜區域321可僅與元件通道133重疊。在又一實施例中，第二摻雜區域321可與源極區域132及汲極區域134之一者重疊。在又一實施例中，第二摻雜區域321可在大小或形狀上不同於第一摻雜區域121。模擬結果表明，兩個摻雜區域可比一單一摻雜區域更有效地緩解電流波動，如將參考圖15進一步討論。
圖3B係根據本揭露之另一實施例之一半導體元件302之一俯視圖。參考圖3B，除(例如)新增與第一摻雜區域121及第二摻雜區域321分離之一第三摻雜區域322之外，半導體元件302類似於參考圖3A所描述及繪示之半導體元件301。
在圖3B之實施例中，第三摻雜區域322在方向上沿元件通道133與第一隔離結構136之間的第一接面135安置。另外，第三摻雜區域322與元件通道133及第一隔離結構136兩者重疊。此外，第三摻雜區域322與汲極區域134及源極區域132分離。
在另一實施例中，第三摻雜區域322可僅與元件通道133重疊。在又一實施例中，第三摻雜區域322可與源極區域132及汲極區域134之一者重疊。在又一實施例中，第三摻雜區域322可在大小或形狀上不同於第一摻雜區域121或第二摻雜區域321之至少一者。模擬結果表面，三個摻雜區域可比兩個摻雜區域更有效地緩解電流波動，如將參考圖15進一步討論。
圖4A係根據本揭露之一實施例之一半導體元件401之一俯視圖。參考圖4A，除(例如)第一摻雜區域121之摻雜物組成不同於一第二摻雜區域421之摻雜物組成之外，半導體元件401類似於參考圖3A所描述及繪示之半導體元件301。例如，就一n型半導體元件301而言，第一摻雜區域121可包含硼，而第二摻雜區域421可包含二氟化硼，或反之亦然。此外，就一p型半導體元件301而言，第一摻雜區域121可包含砷，而第二摻雜區域421可包含磷，或反之亦然。
在圖4A之實施例中，可藉由使用不同方案(其包含不同操作)之植入來形成第一摻雜區域121及第二摻雜區域421。因此，第一摻雜區域121及第二摻雜區域421可包含不同組成、不同植入濃度或不同植入梯度。
圖4B係根據本揭露之一實施例之一半導體元件402之一俯視圖。參考圖4B，除(例如)第一摻雜區域121、第二摻雜區域422及第三摻雜區域423之組成彼此不同之外，半導體元件402類似於參考圖3B所描述及繪示之半導體元件302。
類似地，第一摻雜區域121、第二摻雜區域422及第三摻雜區域423可藉由使用不同方案之植入來形成，且因此可包含不同組成、植入濃度或植入梯度。
圖5係根據本揭露之另一實施例之一半導體元件500之一俯視圖。參考圖5，除(例如)新增一第二摻雜區域521之外，半導體元件500類似於參考圖1A所描述及繪示之半導體元件101。
在圖5之實施例中，第二摻雜區域521在自源極區域132至汲極區域134之方向上沿元件通道133與第二隔離結構138之間的第二接面137安置。第二摻雜區域521與元件通道133及第二隔離結構138兩者重疊。另外，第二摻雜區域521與源極區域132及汲極區域134分離且因此不與源極區域132或汲極區域134兩者重疊。
在另一實施例中，第二摻雜區域521可僅與元件通道133重疊。在又一實施例中，第二摻雜區域521與汲極區域134重疊且與源極區域132分離。在又一實施例中，第二摻雜區域521與源極區域132重疊且與汲極區域134分離。在又一實施例中，第二摻雜區域521可在形狀或大小上不同於第一摻雜區域121。在又一實施例中，第二摻雜區域521可在組成上不同於第一摻雜區域121。
圖6係根據本揭露之另一實施例之一半導體元件600之一俯視圖。參考圖6，除(例如)新增與第二摻雜區域521分離之一第三摻雜區域622之外，半導體元件600類似於參考圖5所描述及繪示之半導體元件500。因此，沿第一接面135及第二接面137之摻雜區域121、521、622之數量係不同的。
在圖6之實施例中，第三摻雜區域622在自源極區域132至汲極區域134之方向上沿元件通道133與第二隔離結構138之間的第二接面137安置。第三摻雜區域622與元件通道133及第一隔離結構136兩者重疊。另外，第三摻雜區域622與源極區域132及汲極區域134分離。
在另一實施例中，第三摻雜區域622可僅與元件通道133重疊。在又一實施例中，第三摻雜區域622與汲極區域134重疊且與源極區域132分離。在又一實施例中，第三摻雜區域622與源極區域132重疊且與汲極區域134分離。在又一實施例中，第三摻雜區域622可在形狀或大小上不同於第二摻雜區域521。在又一實施例中，第三摻雜區域622可在組成上不同於第二摻雜區域521。
圖7至圖11係展示形成圖1A中所展示之一半導體元件101之一方法的橫截面圖。參考圖7 (沿圖1A中之一線LL取得之一橫截面圖)，提供一基板140。在一些實施例中，基板140包含一矽基板或一矽晶圓。在一些實施例中，基板140包含矽、鍺、砷化鎵或其他適合材料。在一些實施例中，基板140係一單晶矽或多晶矽基板。在一些實施例中，基板140包含若干導電結構、電組件等等。
接著，使一第一隔離結構136及一第二隔離結構138形成於基板140中。適合於第一隔離結構136及第二隔離結構138之材料包含介電材料，例如二氧化矽。由第一隔離結構136及第二隔離結構138界定基板140中之一源極/汲極擴散區域130。
參考圖8 (沿圖1A中之一線AA取得之一橫截面圖)，使包含一源極區域132、一汲極區域134及一元件通道133之一主動區域形成於源極/汲極擴散區域130中。此外，使一元件通道133形成於源極區域132與汲極區域134之間。
參考圖9，藉由(例如)一旋塗程序來使一圖案化遮罩層170形成於源極/汲極擴散區域130上。圖案化遮罩層170可包含吸收不同程度之光且可依一客製設計圖案化之一薄遮罩材料塗層。適合於遮罩層170之材料包含聚醯亞胺。圖案化遮罩層170透過一第一開口151暴露源極/汲極擴散區域130與第一隔離結構136之間的一第一接面135。第一開口151在自源極區域132朝向汲極區域134之一方向上沿第一接面135形成。第一開口151未暴露源極區域132及汲極區域134之至少一者。
參考圖10，藉由在一植入程序180中使用(例如)針對一n型半導體元件101之p型摻摻雜物或針對一p型半導體元件101之n型摻雜物透過第一開口151植入第一接面135來形成一第一摻雜區域121。在一實施例中，將具有1e17 /cm3 至1e19 /cm3 之一濃度的p型摻雜物(諸如硼或二氟化硼(BF2 ))植入至約0 nm至約101 nm深度。在另一實施例中，將具有1e17 /cm3 至1e19 /cm3 之一濃度的n型摻雜物(諸如砷、磷或銻)植入至約0 nm至約101 nm深度。第一摻雜區域121具有高於元件通道133之摻雜物濃度的一摻雜物濃度。
圖11繪示形成第一摻雜區域121時之沿線AA取得之一橫截面圖。在形成第一摻雜區域121之後，移除圖案化遮罩層170。
參考圖12，使一閘極介電層114形成於源極/汲極擴散區域130上。適合於閘極介電層114之材料包含介電材料，例如二氧化矽。隨後，使一閘極112形成於閘極介電層114上以導致圖1A之半導體元件101。適合於閘極112之材料包含多晶矽或金屬(例如鎢、鋁及銅)。
在圖7至圖12所展示之實施例中，使用一植入程序來形成第一摻雜區域121。在其他實施例中，可藉由一或多個摻雜程序來形成第一摻雜區域121，其事實上導致第一摻雜區域121具有高於元件通道133之摻雜物濃度的一摻雜物濃度。
圖13A係展示根據一些實施例之形成圖1B中所展示之半導體元件102之一方法的沿一線BB取得之一橫截面圖。如先前所討論，除摻雜區域122之位置之外，半導體元件102類似於參考圖1A所描述及繪示之半導體元件101。在本實施例中，藉由調整圖9中所展示之圖案化遮罩層170來重新定位第一開口151之位置。因此，透過重新定位之第一開口151來暴露其中將形成摻雜區域122之第一接面135之一部分。在另一實施例中，調整圖案化遮罩層170以促進具有一不同大小或形狀之摻雜區域122之形成。在又一實施例中，調整圖案化遮罩層170以促進與摻雜區域122分離之另一摻雜區域之形成。
圖13B係展示根據一些實施例之形成圖3A中所展示之半導體元件之一方法的一橫截面圖。參考圖13B，除(例如)設計具有一第二開口351及第一開口151之一圖案化遮罩層172之外，方法類似於參考圖11所描述及繪示之方法。第二開口351與第一開口151分離。在本實施例中，使第一開口151及第二開口351形成於源極區域132與汲極區域134之間。因此，隨後分別透過第一開口151及第二開口351所形成之第一摻雜區域121及第二摻雜區域321與源極區域132及汲極區域134分離。在另一實施例中，第一開口151及第二開口351之一者可暴露源極區域132及汲極區域134之一者。因此，隨後分別透過第一開口151及第二開口351所形成之第一摻雜區域121及第二摻雜區域321之一者可與源極區域132及汲極區域134之一者重疊。在本實施例中，形成兩個摻雜區域121及321。在其他實施例中，可形成彼此分離之三個或三個以上摻雜區域。此等摻雜區域之至少一者可在大小或形狀上不同於其他者。此外，此等摻雜區域之至少一者可包含不同組成、不同植入濃度或不同植入梯度。
圖14係根據本揭露之一些實施例之用於製造一半導體元件之一方法之一流程圖。
參考圖14，在操作2中，使一第一隔離結構136及一第二隔離結構138形成於一基板140中。第一隔離結構136及第二隔離結構138彼此分離且在其等之間界定一源極/汲極擴散區域130。
在操作4中，使一源極區域132、一汲極區域134及一元件通道133形成於源極/汲極擴散區域130中。
接著，在操作6中，使一圖案化遮罩層170形成於源極/汲極擴散區域130上方以暴露元件通道133與第一隔離結構136之間的一第一接面135。在一實施例中，圖案化遮罩層170暴露第一接面135中彼此分離之一個以上區域。在另一實施例中，圖案化遮罩層170亦暴露元件通道133與第二隔離結構138之間的一第二接面137。
在操作8中，使一第一摻雜區域121形成於經暴露之第一接面135中。第一摻雜區域121在自源極區域132至汲極區域134之一方向上沿第一接面135安置且與源極區域132及汲極區域134之至少一者分離。若圖案化遮罩層170亦暴露第二接面137，則使一第二摻雜區域221形成於經暴露之第二接面137中。第二摻雜區域221在自源極區域132至汲極區域134之方向上沿第二接面137安置且與源極區域132及汲極區域134之至少一者分離。接著，在操作10中移除圖案化遮罩層170。
隨後，在操作12中，使一閘極介電層114形成於源極/汲極擴散區域130上。之後，使一閘極112形成於閘極介電層114上。
圖15係繪示自一源極區域至一汲極區域之隔離結構附近之電流密度分佈的一走勢圖。參考圖15，X座標表示自源極區域至汲極區域之沿一隔離結構與一元件通道之間的接面之位置。Y座標表示電流密度。
標記為「分支0」之一曲線表示元件通道與隔離結構之間的接面中無摻雜區域之一半導體元件之一模擬結果。標記為「分支1」之一曲線表示接面中具有一個摻雜區域之一半導體元件之一模擬結果。標記為「分支2」之一曲線表示接面中具有兩個摻雜區域之一半導體元件之一模擬結果。標記為「分支3」之一曲線表示接面中具有三個摻雜區域之一半導體元件之一模擬結果。
模擬結果證明，電流密度一般隨摻雜區域之數目增加而減小。例如，曲線「分支3」指示，具有三個摻雜區域之半導體元件具有優於其他者之一效能。
本揭露提供一種半導體元件，其包括一源極/汲極擴散區域及一第一摻雜區域。該源極/汲極擴散區域界定於一第一隔離結構與一第二隔離結構之間。該源極/汲極擴散區域包含一源極區域、一汲極區域及一元件通道。該元件通道位於該源極區域與該汲極區域之間。該第一摻雜區域在自該源極區域至該汲極區域之一方向上沿該元件通道與該第一隔離結構之間的一第一接面安置。該第一摻雜區域與該源極區域及該汲極區域之至少一者分離且具有高於該元件通道之摻雜物濃度的一摻雜物濃度。
本揭露提供一種半導體元件，其包括一源極/汲極擴散區域及複數個第一摻雜區域。該源極/汲極擴散區域界定於一第一隔離結構與一第二隔離結構之間。該源極/汲極擴散區域包含一源極區域、一汲極區域及該源極區域與該汲極區域之間的一元件通道。該等第一摻雜區域在自該源極區域至該汲極區域之一方向上沿該元件通道與該第一隔離結構之間的一第一接面安置。該等第一摻雜區域彼此分離且具有高於該元件通道之摻雜物濃度的一摻雜物濃度。
本揭露提供一種用於製造一半導體元件之方法，其包括：形成一第一隔離結構及一第二隔離結構；使一源極/汲極擴散區域形成於該第一隔離結構與該第二隔離結構之間；使一遮罩層形成於元件通道上方；圖案化該遮罩層以形成一第一開口來暴露該元件通道與該第一隔離結構之間的一第一接面，其中該第一開口在自源極區域至汲極區域之一方向上沿該第一接面安置且未暴露該源極區域及該汲極區域之至少一者；及透過該第一開口植入該第一接面以形成一第一摻雜區域。該源極/汲極擴散區域包含一源極區域、一汲極區域及該源極區域與該汲極區域之間的一元件通道。
上文已概述若干實施例之特徵，使得熟習技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可易於將本揭露用作用於設計或修改其他程序及結構的一基礎以實施相同目的及/或達成本文中所引入之實施例之相同優點。熟習技術者亦應意識到，此等等效構造不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下對本文作出各種改變、置換及變更。
2‧‧‧操作
4‧‧‧操作
6‧‧‧操作
8‧‧‧操作
10‧‧‧操作
12‧‧‧操作
101‧‧‧半導體元件
102‧‧‧半導體元件
103‧‧‧半導體元件
104‧‧‧半導體元件
112‧‧‧閘極
114‧‧‧閘極介電層
121‧‧‧摻雜區域
122‧‧‧摻雜區域
123‧‧‧摻雜區域
124‧‧‧摻雜區域
130‧‧‧源極/汲極擴散區域
132‧‧‧源極區域
133‧‧‧元件通道
134‧‧‧汲極區域
135‧‧‧第一接面
136‧‧‧第一隔離結構
137‧‧‧第二接面
138‧‧‧第二隔離結構
140‧‧‧基板
151‧‧‧第一開口
170‧‧‧圖案化遮罩層
172‧‧‧圖案化遮罩層
180‧‧‧植入程序
200‧‧‧半導體元件
221‧‧‧摻雜區域
301‧‧‧半導體元件
302‧‧‧半導體元件
321‧‧‧第二摻雜區域
322‧‧‧第三摻雜區域
351‧‧‧第二開口
401‧‧‧半導體元件
402‧‧‧半導體元件
421‧‧‧第二摻雜區域
422‧‧‧第二摻雜區域
423‧‧‧第三摻雜區域
500‧‧‧半導體元件
521‧‧‧第二摻雜區域
600‧‧‧半導體元件
622‧‧‧第三摻雜區域
自結合附圖閱讀之以下詳細描述最佳理解本揭露之態樣。應注意，根據行業標準做法，各種構件未按比例繪製。具體而言，為使討論清楚，可任意增大或減小各種構件之尺寸。
圖1A至圖1D係根據本揭露之實施例之半導體元件之俯視圖。
圖2係根據本揭露之另一實施例之一半導體元件之一俯視圖。
圖3A係根據本揭露之一實施例之一半導體元件之一俯視圖。
圖3B係根據本揭露之另一實施例之一半導體元件之一俯視圖。
圖4A係根據本揭露之一實施例之一半導體元件之一俯視圖。
圖4B係根據本揭露之一實施例之一半導體元件之一俯視圖。
圖5係根據本揭露之另一實施例之一半導體元件之一俯視圖。
圖6係根據本揭露之另一實施例之一半導體元件之一俯視圖。
圖7至圖12係展示根據一些實施例之形成圖1A中所展示之半導體元件之一方法的橫截面圖。
圖13A係展示根據一些實施例之形成圖1B中所展示之半導體元件之一方法的一橫截面圖。
圖13B係展示根據一些實施例之形成圖3A中所展示之半導體元件之一方法的一橫截面圖。
圖14係根據本揭露之一些實施例之用於製造一半導體元件之一方法之一流程圖。
圖15係繪示自一源極區域至一汲極區域之電流密度分佈的一走勢圖。

Claims (1)

  1. 一種半導體元件，其包括： 一源極/汲極擴散區域，其界定於一第一隔離結構與一第二隔離結構之間，該源極/汲極擴散區域包含： 一源極區域； 一汲極區域；及 一元件通道，其位於該源極區域與該汲極區域之間；及 一第一摻雜區域，其在自該源極區域至該汲極區域之一方向上沿該元件通道與該第一隔離結構之間的一第一接面安置，該第一摻雜區域與該源極區域及該汲極區域之至少一者分離， 其中該第一摻雜區域具有高於該元件通道之摻雜物濃度的一摻雜物濃度。
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