JPH1065147A - 絶縁ゲイト型半導体装置およびその作製方法 - Google Patents

絶縁ゲイト型半導体装置およびその作製方法

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JPH1065147A
JPH1065147A JP8232550A JP23255096A JPH1065147A JP H1065147 A JPH1065147 A JP H1065147A JP 8232550 A JP8232550 A JP 8232550A JP 23255096 A JP23255096 A JP 23255096A JP H1065147 A JPH1065147 A JP H1065147A
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Abstract

(57)【要約】 【課題】 短チャネル効果を防止しつつチャネル長の短
い微細な半導体装置を実現する。 【解決手段】 チャネル形成領域１０３に対して人為的
かつ局部的にドットパターン状の不純物領域１０４を形
成する。この不純物領域１０４がドレイン側空乏層のチ
ャネル形成領域１０３への広がりを抑え、短チャネル効
果を防止する。また、不純物領域１０４によってチャネ
ル幅Ｗを実質的に細分化し、それに伴って生じる狭チャ
ネル効果によって短チャネル効果によるしきい値電圧の
低下を緩和する。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本明細書で開示する発明は、
結晶半導体基板、例えば単結晶シリコン基板若しくはＳ
ＯＩ基板（ＳＩＭＯＸなど）を利用して形成された絶縁
ゲイト型半導体装置、特に絶縁ゲイト型電界効果トラン
ジスタ（以後、単にＩＧ−ＦＥＴと略記する）の構成お
よびその作製方法に関する。特に、チャネル長が１μｍ
以下（代表的には0.01〜0.35μｍ）の微細素子を作製す
る場合において効果を発揮する技術である。
【０００２】従って、本発明はＩＧ−ＦＥＴを集積化し
て構成されたＩＣ、ＶＬＳＩ、ＵＬＳＩなどの様々な半
導体集積化回路に応用することが可能である。
【０００３】
【従来の技術】近年、ＶＬＳＩなどの集積化回路は益々
微細化の一途を辿る傾向にあり、配線の幅も0.18μｍ以
下、さらには 0.1μｍ以下といったディープサブミクロ
ン領域の加工寸法が要求される様になってきている。
【０００４】これまで半導体素子の微細化はスケーリン
グ則に従って進められてきており、微細化が集積化回路
の特性向上をもたらすことは一般的に知られていた。し
かしながら、サブミクロン領域の微細加工となると単純
にはスケーリング則に従わない問題が生じる様になる。
【０００５】その様な問題として短チャネル効果という
現象が代表的に知られている。短チャネル効果とは、ゲ
イト電極の線幅が短くなる、即ちチャネル形成領域が短
くなるにつれて、チャネル形成領域の電荷がゲイト電圧
だけでなく、ソース／ドレイン領域の空乏層電荷や電界
および電位分布の影響を大きく受ける様になるために引
き起こされる現象である。
【０００６】この様子を簡略化して図３に示す。３０１
はソース領域、３０２はドレイン領域、３０３はチャネ
ル領域、３０４はゲイト電極である。また、３０５で示
される点線はドレイン電圧Ｖｄが小さい時に形成される
空乏層を表している。
【０００７】通常、チャネル領域３０３を流れる電流は
ゲイト電圧Ｖｇのみで制御される。この場合、３０５で
示される様に、チャネル領域３０３近傍の空乏層はチャ
ネルに概略平行となり、均一な電界が形成される。
【０００８】しかし、ドレイン電圧Ｖｄが高くなると、
ドレイン領域３０２近傍の空乏層がチャネル領域３０
３、ソース領域３０１の方へと広がり、３０６で示され
る実線で表される様に、ドレイン空乏層の電荷や電界が
ソース領域３０１、チャネル領域３０３近傍の空乏層へ
と影響を及ぼす様になる。即ち、オン電流が複雑な電界
分布により変化し、ゲイト電圧Ｖｇのみで制御すること
が困難な状況となるのである。
【０００９】ここで、短チャネル効果が生じる場合にお
けるチャネル形成領域周辺のエネルギー状態を図４を用
いて説明する。図４において実線で示す状態図はドレイ
ン電圧が０Ｖの時のソース領域４０１、チャネル形成領
域４０２、ドレイン領域４０３のエネルギーバンド図で
ある。
【００１０】この状態において十分大きいドレイン電圧
Ｖｄが印加されると、図４において点線で示す様な状態
へと変化する。即ち、ドレイン電圧Ｖｄにより形成され
たドレイン領域１０３の空乏層電荷や電界が、ソースお
よびチャネル領域４０１、４０２の空乏層電荷に影響を
与え、エネルギー（電位）状態はソース領域４０１から
ドレイン領域４０３にかけて連続的に変化する様にな
る。
【００１１】そして、このような短チャネル効果が半導
体素子、例えばＩＧ−ＦＥＴに与える影響としてはしき
い値電圧（Ｖth）の低下やパンチスルー現象がよく知ら
れている。また、パンチスルー現象によってドレイン電
流に対するゲイト電圧の影響が低下するとサブスレッシ
ョルド特性が悪くなることも知られている。
【００１２】まず、しきい値電圧の低下はＮチャネル型
ＦＥＴに対してもＰチャネル型ＦＥＴに対しても同様に
見られる現象である。また、この低下の度合いはドレイ
ン電圧に依存するばかりでなく、基板不純物濃度、ソー
ス／ドレイン拡散層深さ、ゲイト酸化膜厚、基板バイア
ス等の様々なパラメータに依存する。
【００１３】しきい値電圧の低下は消費電力を小さくす
るといった意味では望ましいことであるが、一般的には
集積回路の駆動電圧が小さくなることで周波数特性が高
くならないといったデメリットが問題となってしまう。
【００１４】そのため、これまではしきい値電圧を制御
するための手段としてはチャネル形成領域全体に、均一
に一導電性を付与する不純物元素を添加して、その添加
量でもってしきい値電圧を制御するのが一般的であっ
た。しかし、この方法でもやはり短チャネル効果自体を
防ぐことはできず、パンチスルー現象などが発生してし
まっていた。また、添加した不純物がキャリアを散乱さ
せるのでキャリアの移動度を低下させる要因ともなって
いた。
【００１５】また、パンチスルー現象に伴うサブスレッ
ショルド特性の劣化とはサブスレッショルド係数（Ｓ
値）が大きくなる、即ちＦＥＴのスイッチング特性が劣
化することを意味している。ここでサブスレッショルド
特性に及ぼす短チャネル効果の影響を図５に示す。
【００１６】図５は横軸にゲイト電圧Ｖｇ、縦軸にドレ
イン電流Ｉｄの対数をとったグラフであり、５０１の領
域における傾き（サブスレッショルド特性）の逆数がＳ
値である。この図５ではチャネル長を徐々に短くした時
の特性の変化を比較しており、矢印の方向に向かってチ
ャネル長は短くなっている。
【００１７】その結果、チャネル長が短くなるに従って
特性の傾きが小さくなる、即ちＳ値が大きくなる傾向に
あることが確認できる。このことは、チャネル長が短く
なるに従ってＦＥＴのスイッチング特性が劣化すること
を意味する。
【００１８】以上は半導体素子のチャネル形成領域の長
さが極端の短くなった場合に生じる短チャネル効果の説
明であるが、チャネル形成領域の幅が極端に狭くなった
場合には狭チャネル効果という現象も発生する。
【００１９】図６に示すのは、一般的なＩＧ−ＦＥＴを
チャネル方向（ソースとドレインを結ぶ方向）と垂直な
面で分断した断面図である。６０１は単結晶シリコン基
板、６０２は選択酸化法によって形成されたフィールド
酸化膜である。ＶＬＳＩで用いられる個々の半導体素子
は、フィールド酸化膜６０２によって各々分離されてい
る。
【００２０】また、６０３はゲイト電極であり、ゲイト
電極６０３に電圧を印加することでチャネル領域６０４
が形成される。なお、フィールド酸化膜６０２の下には
不純物領域６０５が配置されており、チャネルストッパ
ーとして機能する。
【００２１】狭チャネル効果は、チャネル幅Ｗが狭くな
るに従い、チャネル領域６０４に対してフィールド酸化
膜６０２、不純物領域６０５の食い込み部分（バーズビ
ーク）が大きく影響するようになることによって引き起
こされる。具体的には、しきい値電圧の増加や実効チャ
ネル幅の電源電圧依存性などが挙げられる。
【００２２】
【発明が解決しようとする課題】現状の半導体産業にお
いては、極限まで集積化された半導体集積回路が求めら
れており、個々の半導体素子の微細化をどこまで追求で
きるかが鍵となっている。しかし、ディープサブミクロ
ン領域のファインパターンを形成する技術が開発された
としても、前述の様な短チャネル効果の問題が素子の微
細化を阻む致命的な障害となっていた。
【００２３】本発明は上記問題点を鑑みてなされたもの
であり、半導体素子の微細化に伴う短チャネル効果を効
果的に抑制するための技術を開示するものである。そし
て、短チャネル効果によって実現が困難であったディー
プサブミクロン領域の微細素子を形成可能とすることを
課題とする。
【００２４】
【課題を解決するための手段】本明細書で開示する発明
の構成は、結晶半導体を利用して形成されたソース領
域、ドレイン領域およびチャネル形成領域と、前記チャ
ネル形成領域上に形成されたゲイト絶縁膜およびゲイト
電極と、を少なくとも有する絶縁ゲイト型半導体装置で
あって、前記チャネル形成領域はキャリアが移動する領
域と、前記ドレイン領域より前記チャネル形成領域およ
びソース領域に向かって広がる空乏層をピニングするた
めに人為的かつ局部的に形成された不純物領域と、を有
することを特徴とする。
【００２５】また、他の発明の構成は、結晶半導体を利
用して形成されたソース領域、ドレイン領域およびチャ
ネル形成領域と、前記チャネル形成領域上に形成された
ゲイト絶縁膜およびゲイト電極と、を少なくとも有する
絶縁ゲイト型半導体装置であって、前記チャネル形成領
域はキャリアが移動する領域と、不純物元素の添加によ
り所定のしきい値電圧に制御するために人為的かつ局部
的に形成された不純物領域と、を有することを特徴とす
る。
【００２６】また、他の発明の構成は、結晶半導体を利
用して形成されたソース領域、ドレイン領域およびチャ
ネル形成領域と、前記チャネル形成領域において人為的
かつ局部的に形成された不純物領域と、前記チャネル形
成領域上に形成されたゲイト絶縁膜およびゲイト電極
と、を少なくとも有する絶縁ゲイト型半導体装置におい
て、前記不純物領域にはエネルギーバンド幅（Ｅｇ）を
広げる不純物元素が添加されていることを特徴とする。
【００２７】また、他の発明の構成は、結晶半導体を利
用して形成されたソース領域、ドレイン領域およびチャ
ネル形成領域と、前記チャネル形成領域上に形成された
ゲイト絶縁膜およびゲイト電極と、を少なくとも有する
絶縁ゲイト型半導体装置であって、前記チャネル形成領
域はキャリアが移動する領域と、前記ドレイン領域より
前記チャネル形成領域およびソース領域に向かって広が
る空乏層をピニングするために人為的かつ局部的に形成
された不純物領域と、を有し、前記不純物領域にはエネ
ルギーバンド幅（Ｅｇ）を広げる不純物元素が添加され
ていることを特徴とする。
【００２８】また、他の発明の構成は、結晶半導体を利
用して形成されたソース領域、ドレイン領域およびチャ
ネル形成領域と、前記チャネル形成領域上に形成された
ゲイト絶縁膜およびゲイト電極と、を少なくとも有する
絶縁ゲイト型半導体装置であって、前記チャネル形成領
域はキャリアが移動する領域と、前記ドレイン領域より
前記チャネル形成領域およびソース領域に向かって広が
る空乏層をピニングするために人為的かつ局部的に形成
された不純物領域と、を有し、前記キャリアが移動する
領域においてはキャリアの不純物散乱を防止する手段若
しくはキャリアの格子散乱以外の要因による移動度低下
を防止する手段が施されていることを特徴とする。
【００２９】また、他の発明の構成は、結晶半導体を利
用して形成されたソース領域、ドレイン領域およびチャ
ネル形成領域と、前記チャネル形成領域上に形成された
ゲイト絶縁膜およびゲイト電極と、を少なくとも有する
絶縁ゲイト型半導体装置であって、前記チャネル形成領
域はキャリアが移動する領域と、不純物元素の添加によ
り所定のしきい値電圧に制御するために人為的かつ局部
的に形成された不純物領域と、を有し、前記不純物領域
にはエネルギーバンド幅（Ｅｇ）を広げる不純物元素が
添加されていることを特徴とする。
【００３０】また、他の発明の構成は、結晶半導体を利
用して形成されたソース領域、ドレイン領域およびチャ
ネル形成領域と、前記チャネル形成領域上に形成された
ゲイト絶縁膜およびゲイト電極と、を少なくとも有する
絶縁ゲイト型半導体装置であって、前記チャネル形成領
域はキャリアが移動する領域と、不純物元素の添加によ
り所定のしきい値電圧に制御するために人為的かつ局部
的に形成された不純物領域と、を有し、前記キャリアが
移動する領域においてはキャリアの不純物散乱を防止す
る手段若しくはキャリアの格子散乱以外の要因による移
動度低下を防止する手段が施されていることを特徴とす
る。
【００３１】また、他の発明の構成は、結晶半導体を利
用して形成されたソース領域、ドレイン領域およびチャ
ネル形成領域と、前記チャネル形成領域においてエネル
ギーバンド幅（Ｅｇ）を広げる不純物元素を添加するこ
とにより、人為的かつ局部的に形成された不純物領域
と、前記チャネル形成領域上に形成されたゲイト絶縁膜
およびゲイト電極と、を少なくとも有する絶縁ゲイト型
半導体装置において、前記不純物領域は絶縁性を有して
おり、前記チャネル形成領域において前記不純物領域以
外の領域には前記不純物元素が添加されない又は極微量
に添加されていることを特徴とする。
【００３２】なお、不純物領域以外の領域に不純物元素
が添加されない又は極微量に添加されているとは、チャ
ネルを形成する領域（半導体層）は真性または実質的に
真性な領域であることを意味している。
【００３３】なお、本明細書において真性な領域とは、
Ｎ型やＰ型を付与する不純物元素および炭素、窒素、酸
素といった不純物元素を意図的に添加しない領域を指し
ている。また、実質的に真性な領域とは、意図的にＮ型
やＰ型を付与する不純物元素を添加しなくても生ずる導
電型を相殺した領域、又はしきい値制御が可能な範囲に
おいてソースおよびドレイン領域と同一導電型を呈する
領域を指している。
【００３４】また、本明細書において真性または実質的
に真性な領域とは、リンまたはボロンの濃度が５×１０
17atms/cm3以下であり、炭素または窒素または酸素の濃
度が２×１０18atms/cm3以下である領域を指す。
【００３５】また、本発明において上記不純物元素とし
ては、例えば炭素、窒素、酸素などを挙げることができ
る。
【００３６】また、本明細書中においては結晶半導体と
して単結晶シリコンを代表例とするが、この単結晶シリ
コンとは現在のＶＬＳＩ、ＵＬＳＩレベルで一般的に用
いられている水準の単結晶シリコンは勿論のこと、さら
に高水準の単結晶シリコン（究極的には宇宙空間で作製
された様な理想状態の単結晶シリコン）をも含んでいる
ものとする。
【００３７】本発明の主旨は、チャネル形成領域に人為
的かつ局部的に形成した不純物領域によりドレイン空乏
層の広がりを効果的に抑制し、従来からの問題であった
パンチスルー現象やそれに伴うサブスレッショルド特性
の劣化を防止することにある。
【００３８】本出願人はあたかもチャネル形成領域に不
純物領域のピンを形成することに似ていることから、本
発明によるＩＧ−ＦＥＴをピニング型トランジスタと呼
んでいる。なお、本明細書中において「ピニング」とは
「抑止」を意味しており、「ピニングする」とは「抑止
する」又は「抑える」という意味で用いている。
【００３９】また、チャネル長の微細化に伴う短チャネ
ル効果に起因する代表的現象であるしきい値電圧の低下
を、人為的に狭チャネル効果を生じさせることで緩和し
てやることも本発明の重要な構成である。
【００４０】図１（Ａ）に示すのは一般的なＩＧ−ＦＥ
Ｔのソース領域、ドレイン領域およびチャネル形成領域
を上面から見た時の状態の模式図である。なお、１０１
がソース領域、１０２がドレイン領域、１０３がチャネ
ル形成領域である。
【００４１】そして、本発明の特徴はチャネル形成領域
１０３内にドットパターン状に不純物領域１０４が形成
されている点である。本発明においては、添加する不純
物として炭素（Ｃ）、窒素（Ｎ）、酸素（Ｏ）の内、選
ばれた一種または複数種類の元素を用いている。
【００４２】添加された不純物はチャネル形成領域１０
３内に局部的にエネルギーバンド幅の大きいエネルギー
障壁を形成する。本発明の様に炭素、窒素、酸素を用い
た場合には、図１４（Ａ）で示す状態であったエネルギ
ーバンドを図１４（Ｂ）で示す状態とし、エネルギーバ
ンド幅（Ｅｇ）を広げることで障壁ΔＥがさらに大きな
障壁ΔＥ’となる。例えば、酸素を添加した場合には S
iOx で示される様な構造の絶縁性の高抵抗領域となり電
気的にも障壁となる。
【００４３】特に、図１（Ａ）に示す様にドレイン領域
１０２とチャネル形成領域１０３との接合部は最も電界
の変化の激しい領域であるので、この位置に不純物領域
１０４を配置しておくことが望ましい。また、ゲイト電
極による電界がドレイン領域１０２内にもおよぶ場合は
ドレイン領域１０２内に不純物領域１０４を形成するこ
とも可能である。逆にソース領域１０１内には不純物領
域１０４は形成しない方が好ましい。
【００４４】この様に、炭素、窒素、酸素を用いる場合
においては、どの場合も不純物領域を絶縁性のエネルギ
ー障壁として活用するのでＮチャネル型ＦＥＴとＰチャ
ネル型ＦＥＴとで共通化することができる。このこと
は、本発明をＣＭＯＳ回路に適用した場合に製造工程を
簡略する上で有利であることを意味する。
【００４５】また、これらの不純物元素は、母体基板が
シリコンである場合、シリコン原子と強く結合するので
加熱処理などにより再拡散する恐れが少ない。
【００４６】また、本発明は 0.2μｍ以下といったディ
ープサブミクロン領域の微細加工を必要とする微細素子
を形成する際に極めて効果的である。従って、チャネル
形成領域の長さ（チャネル長またはソース／ドレイン間
距離）も0.01〜1.0 μｍ、代表的には0.01〜0.35μｍと
いった短いものとなるため、不純物領域はさらに細かい
パターンを切らなければならない。
【００４７】例えば、ドットパターン状の不純物領域を
形成する際にレジストマスクを利用する場合にはレジス
トマスクに開孔を設けるパターニングは解像度の問題か
ら通常の露光法を用いることができない。その様な場合
においては、パターニングを電子描画法や FIB法を用い
て行うことで微細パターンを実現すれば良い。
【００４８】また、このドットパターン状の不純物領域
はパターニングにより人為的に配列して形成されるの
で、図１（Ａ）の様な配置だけでなく、任意の様々な配
置とすることが可能である。
【００４９】次に、図１（Ａ）に示すソース領域／チャ
ネル形成領域／ドレイン領域の構成を有する絶縁ゲイト
型半導体装置（ＩＧ−ＦＥＴ）を駆動させた際に、どの
様にして短チャネル効果が抑制されるかを以下に説明す
る。
【００５０】まず、図１（Ａ）をＡ−Ａ’で切った断面
図を図１（Ｂ）に示す。１０５はフィールド酸化膜、１
０６はチャネルストッパーである。不純物領域１０４の
形状は条件設定によって様々なバリエーションを採りう
るが、ここでは理想的に散乱がないものとして棒状に注
入された場合を例にする。
【００５１】また、図１（Ａ）をＢ−Ｂ’で切った断面
図を図１（Ｃ）に示す。１０７はフィールド酸化膜であ
る。通常、フィールド酸化膜の下にはチャネルストッパ
ーが配置されるがここでは略記する。また、ある不純物
領域１０４の幅はｗpi,nで表され、その間隔はｗpa,mで
表される。ここで、ｎ，ｍはチャネル形成領域１０３内
において、ｗpi,nがｎ番目の不純物領域の幅であり、ｗ
pa,mがｍ番目の不純物領域間の間隔（キャリアの移動す
るパス）であることを意味している。
【００５２】ここまでの説明は単に構造についての説明
であったが、次にその効果についての説明を行う。ま
ず、図１（Ｂ）に示す様な構造を有する半導体装置に対
してゲイト電圧、ドレイン電圧を印加した場合には、図
２（Ａ）に示す様な状態でソース側空乏層２０１、チャ
ネル側空乏層２０２、ドレイン側空乏層２０３が形成さ
れる。即ち、ドレイン側空乏層２０３は不純物領域２０
４が障壁となってソース側への広がりを防止された形と
なる。
【００５３】図１（Ｂ）では判りにくいが不純物領域２
０４は図１（Ａ）に示す様に配置されているので、チャ
ネル形成領域を塞ぐ格子状のフィルターでドレイン側空
乏層の広がりを抑えているというモデルで考えれば理解
しやすい。
【００５４】従って、本発明による構造の半導体装置に
おいては、図２（Ａ）に示す様に空乏層が実質的に相互
に干渉することなく分断される。即ち、ソース側空乏層
２０１、チャネル側空乏層２０２が、ドレイン側空乏層
２０３の影響を受けないで分布することになるので、エ
ネルギー状態は図２（Ｂ）に示す状態となる。
【００５５】即ち、図５に示した従来のエネルギー状態
図と異なり、チャネル領域のエネルギー状態は殆どゲイ
ト電圧による電界のみに制御されるので、チャネル領域
に対して概略平行な形状を有する。従って、短チャネル
効果特有のパンチスルー現象の様な問題がなく、ドレイ
ン耐圧の高い半導体装置を構成することができる。
【００５６】さらに、図２（Ａ）に示す様に、本発明に
おいては空乏層の占める体積が、図３に示した様な従来
のものと比べて減少しているため、従来よりも空乏層電
荷が小さく、空乏層容量が小さい特徴がある。ここで、
Ｓ値を導出する式は次式で表される。
【００５７】
【数３】
【００５８】即ち、前述の様に、図５に示すグラフにお
いて５０１で示される領域における傾きの逆数を表して
いることが判る。また、数３の式は近似的に次式の様に
表すことができる。
【００５９】
【数４】
【００６０】数４において、ｋはボルツマン定数、Ｔは
絶対温度、ｑは電荷量、Ｃd は空乏層容量、Ｃitは界面
準位の等価容量、Ｃoxはゲイト酸化膜容量である。従っ
て、本発明によれば空乏層容量Ｃd が従来よりも十分小
さくなるので、Ｓ値を85mV/decade 以下（好ましくは70
mV/decade 以下) の小さな値とすることができる、即ち
優れたサブスレッショルド特性を得ることができるので
ある。
【００６１】また、本発明が目指すところは、空乏層容
量Ｃd および界面準位の等価容量Ｃitを０に可能な限り
近づけることである。即ち、Ｃd ＝Ｃit＝０となる理想
状態におけるＳ値（60mV/decade ）に近づけることにあ
る。
【００６２】また、チャネル形成領域が図１（Ｃ）に示
す構造となっていることは短チャネル効果によるしきい
値電圧の低下を緩和する上で非常に重要である。なぜな
らば、図１（Ｃ）に示す構造が意図的に狭チャネル効果
を生み出すために必要な構成だからである。
【００６３】例えば、図１（Ｃ）に示す様にある断面に
着目すると、チャネル形成領域の幅Ｗは不純物領域１０
４によって分断され、実質的に狭いチャネル幅ｗpa,mを
持つ複数のチャネル形成領域の集合体と見なすことがで
きる。
【００６４】即ち、その複数の狭いチャネル幅ｗpaを有
する領域において狭チャネル効果が得られるのである。
マクロ的に見ると図１（Ａ）に示す様にチャネル形成領
域全体にこの様な狭チャネル効果が得られる領域が存在
するので、全体的にも狭チャネル効果が得られ、しきい
値電圧が増加すると考えられる。
【００６５】従って、チャネル長に短くなることで短チ
ャネル効果によってしきい値電圧が低下したとしても、
以上の理由により狭チャネル効果によってしきい値電圧
を意図的に増加させてしきい値制御を行うことができる
ので、結果的にしきい値電圧の変化を緩和することが可
能となる。
【００６６】また、他の発明の構成は、結晶半導体を利
用して形成されたソース領域、ドレイン領域およびチャ
ネル形成領域を形成する工程と、前記チャネル形成領域
上にゲイト絶縁膜およびゲイト電極とを形成する工程
と、を少なくとも有する絶縁ゲイト型半導体装置の作製
方法であって、前記チャネル形成領域に対してキャリア
が移動する領域と、前記ドレイン領域より前記チャネル
形成領域およびソース領域に向かって広がる空乏層をピ
ニングするための不純物領域と、を人為的かつ局部的に
形成する工程を少なくとも有することを特徴とする。
【００６７】また、他の発明の構成は、結晶半導体を利
用して形成されたソース領域、ドレイン領域およびチャ
ネル形成領域を形成する工程と、前記チャネル形成領域
上にゲイト絶縁膜およびゲイト電極とを形成する工程
と、を少なくとも有する絶縁ゲイト型半導体装置の作製
方法であって、前記チャネル形成領域に対してキャリア
が移動する領域と、不純物元素の添加により所定のしき
い値電圧に制御するための不純物領域と、を人為的かつ
局部的に形成する工程を少なくとも有することを特徴と
する。
【００６８】また、他の発明の構成は、結晶半導体を利
用してソース領域、ドレイン領域およびチャネル形成領
域とを形成する工程と、前記チャネル形成領域において
人為的かつ局部的に不純物領域を形成する工程と、前記
チャネル形成領域上にゲイト絶縁膜およびゲイト電極と
を形成する工程と、を少なくとも有する絶縁ゲイト型半
導体装置の作製方法において、前記不純物領域にはエネ
ルギーバンド幅（Ｅｇ）を広げる不純物元素が人為的か
つ局部的に添加されていることを特徴とする。
【００６９】また、他の発明の構成は、結晶半導体を利
用して形成されたソース領域、ドレイン領域およびチャ
ネル形成領域を形成する工程と、前記チャネル形成領域
上にゲイト絶縁膜およびゲイト電極とを形成する工程
と、を少なくとも有する絶縁ゲイト型半導体装置の作製
方法であって、前記ドレイン領域より前記チャネル形成
領域およびソース領域に向かって広がる空乏層をピニン
グするための不純物領域を形成するために、前記チャネ
ル形成領域に対してエネルギーバンド幅（Ｅｇ）を広げ
る不純物元素を人為的かつ局部的に添加する工程を有す
ることを特徴とする。
【００７０】また、他の発明の構成は、結晶半導体を利
用して形成されたソース領域、ドレイン領域およびチャ
ネル形成領域を形成する工程と、前記チャネル形成領域
上にゲイト絶縁膜およびゲイト電極とを形成する工程
と、を少なくとも有する絶縁ゲイト型半導体装置の作製
方法であって、不純物元素の添加により所定のしきい値
電圧に制御するための不純物領域を形成するために、前
記チャネル形成領域に対してエネルギーバンド幅（Ｅ
ｇ）を広げる不純物元素を人為的かつ局部的に添加する
工程を有することを特徴とする。
【００７１】また、他の発明の構成は、結晶半導体を利
用してソース領域、ドレイン領域およびチャネル形成領
域とを形成する工程と、前記チャネル形成領域において
エネルギーバンド幅（Ｅｇ）を広げる不純物元素を添加
することにより、人為的かつ局部的に不純物領域を形成
する工程と、前記チャネル形成領域上にゲイト絶縁膜お
よびゲイト電極とを形成する工程と、を少なくとも有す
る絶縁ゲイト型半導体装置の作製方法において、前記不
純物領域は絶縁性を有しており、前記チャネル形成領域
において前記不純物領域以外の領域には前記不純物元素
が添加されない又は極微量に添加されていることを特徴
とする。
【００７２】
【発明の実施の形態】図１において、ソース領域１０
１、ドレイン領域１０２とで挟まれた領域がチャネル形
成領域１０３である。本発明は、チャネル形成領域１０
３に対して人為的、かつ、局部的に不純物を添加して不
純物領域１０４を形成する。
【００７３】また、不純物領域１０４はドットパターン
状の形状を有し、規則性をもって配列される。本発明で
は不純物領域に添加する不純物として炭素、窒素、酸素
から選ばれた一種または複数種類の元素を用いるので、
絶縁性を有する不純物領域をキャリアが通過することは
ない。即ち、不純物領域間にのみチャネル領域が形成さ
れ、そこをパスとしてキャリアの移動が行われる。
【００７４】以上の様な構成とした半導体装置を駆動さ
せた場合、ドレイン領域１０２近傍に形成されるドレイ
ン側空乏層は不純物領域１０４に食い止められて横方向
（チャネル形成領域下）に広がらない。即ち、ソース領
域１０１およびチャネル形成領域１０３近傍のエネルギ
ー状態（電位状態）がドレイン側空乏層に影響されない
ので、それぞれの電界は実質的には独立に形成される。
【００７５】従って、いわゆる短チャネル効果に起因す
るパンチスルー現象やサブスレッショルド特性の劣化が
なく、高いドレイン耐圧を実現することができる。
【００７６】また、不純物領域１０４は実質的にチャネ
ル幅を狭くしており、不純物領域１０４同士の間におい
てはいわゆる狭チャネル効果が生じる。従って、短チャ
ネル効果に起因するしきい値電圧の低下を、狭チャネル
効果に起因するしきい値電圧の増加によって緩和もしく
は相殺することが可能である。
【００７７】以上の構成でなる本発明について、以下に
記載する実施例でもって詳細な説明を行うこととする。
【００７８】
【実施例】
〔実施例１〕本発明を用いて単結晶シリコン（珪素）基
板上に絶縁ゲイト型電界効果トランジスタを形成する例
を図７を用いて説明する。なお、本実施例では説明を簡
略化するためＰ型シリコン基板上に単体のＮチャネル型
ＦＥＴを形成する場合の例を示す。
【００７９】まず、７０１はＰ型シリコン基板であり、
その上にはパッド酸化膜として酸化珪素膜７０２、さら
にその上には後に選択酸化の際のマスクとして機能する
窒化珪素膜７０３を形成する。酸化珪素膜７０２および
窒化珪素膜７０３の膜厚は500 〜2000Åもあれば良い。
（図７（Ａ））
【００８０】次に、パターニングにより素子形成領域の
みに窒化珪素膜７０３を残し、その状態でＰ型を付与す
る不純物元素のイオン注入を行い、さらにその後、1000
〜1100℃の温度でウェット酸化を行う。
【００８１】この工程により露出したシリコン表面は選
択的に熱酸化され、図７（Ｂ）に示す様にフィールド酸
化膜７０４が形成される。フィールド酸化膜７０４は素
子同士を絶縁分離する機能を有する。
【００８２】また、前述のイオン注入工程により注入さ
れたＰ型を付与する不純物元素（Ｂ）はフィールド酸化
膜７０４の下にチャネルストッパー７０５を形成する。
これは、フィールド酸化膜７０４下にチャネルが形成さ
れない様にするための領域であり、通常、母体となる基
板（本実施例ではＰ型シリコン基板）と同じ導電性を持
たせる。
【００８３】そして、窒化珪素膜７０４、酸化珪素膜
（パッド酸化膜）７０５を除去して図７（Ｂ）に示す状
態が得られる。この様な選択酸化工程に際してはＬＯＣ
ＯＳ法、ＰＬＡＮＯＸ法、Ｉｓｏｐｌａｎａｒ法、ＳＷ
ＡＭＩ法などの様々な選択酸化方法を用いることが可能
である。
【００８４】次に、チャネル形成領域７０６に対して炭
素、窒素、酸素から選ばれた一種または複数種類の元素
を添加し、空乏層のストッパーとなる不純物領域７０７
を形成する。不純物元素を添加する領域７０７はパター
ニングにより図示しないレジストに開孔を設けて選択的
に設計すれば良い。
【００８５】なお、不純物領域７０７をドットパターン
状にするためには極めて微細なリソグラフィ技術を必要
とする。そのためには、電子ビームを用いる技術（電子
描画法）やイオンビームを用いる技術（FIB 法) を用い
てドットパターン形状の露光を行えば良い。
【００８６】この時、不純物領域７０７同士の間隔ｗp
a,mはそれぞれ揃えることが望ましい。なぜならば、し
きい値電圧のバラツキ（狭チャネル効果のバラツキに起
因する）や発熱のバラツキ（不純物領域間を流れる電流
密度のバラツキに起因する）を生じる恐れがあるからで
ある。
【００８７】不純物の添加が終了したら、熱酸化処理を
行い100 〜500 Åの熱酸化膜７０８を形成する。この熱
酸化処理により形成された薄い熱酸化膜７０８はそのま
まゲイト絶縁膜として機能する。
【００８８】さらに、チャネル形成領域７０６において
酸化膜７０８上にゲイト電極としてポリシリコン膜７０
９を形成する。ゲイト電極７０９は成膜する段階で予め
不純物元素を添加しておいて導電性を持たせれば良い。
こうして図７（Ｃ）に示す状態が得られる。
【００８９】その後、図７（Ｄ）に示す様に、Ｎ型を付
与する不純物元素（ＰまたはＡｓ）を添加し、自己整合
的にソース領域７１０、ドレイン領域７１１を形成す
る。その後、ゲイト電極７０９を覆う様にして窒化珪素
膜を3000Åの厚さに成膜し、エッチバック法を用いてゲ
イト電極７０９の側面のみにサイドウォール７１２を残
存させる。
【００９０】次に、この状態で全面にスパッタ法により
チタン膜を成膜し、加熱、レーザーアニール、ランプア
ニールなど手段のよるシリサイド形成を行う。この工程
により、ソース領域７１０およびドレイン領域７１１の
表面ならびにゲイト電極７０９の表面にはチタンシリサ
イド７１３〜７１５が形成される。チタンシリサイド７
１３〜７１５は極めて低抵抗であるので、後に形成する
配線とのオーミック接触を確保する上で好ましい。
【００９１】シリサイド形成が終了したら、層間絶縁膜
として窒化珪素膜７１６を成膜し、コンタクトホールを
形成してソース電極７１７、ドレイン電極７１８を形成
する。こうして図７（Ｅ）に示す様な構造のＩＧ−ＦＥ
Ｔが完成する。
【００９２】本発明ではＩＧ−ＦＥＴのチャネル形成領
域にドットパターン状に不純物領域を形成することに特
徴があるが、ドットパターンの形成箇所はある範囲の条
件を満たす必要がある。そのことについて、図８を用い
て以下に記載する。
【００９３】図８において、８０１はチャネル形成領域
の一部を示している。チャネル幅はＷである。ここで、
チャネル幅Ｗの内、ドットパターン８０２が占有してい
る幅をＷpiと定義する。Ｗpiの値としては例えば10〜10
0 Åもあれば十分である。また、任意のドットパターン
８０２の幅をｗpi,1、ｗpi,2、ｗpi,3・・・ｗpi,nとす
ると、Ｗpiは次式で表される。
【００９４】
【数１】
【００９５】但し、本発明の構成を達成するためにはチ
ャネル形成領域の端部以外の領域に、不純物領域が少な
くとも一つ形成されている必要があるのでｎは１以上の
整数である。
【００９６】また、チャネル幅Ｗの内、ドットパターン
間の領域（キャリアの移動するパス）８０３が占有して
いる幅をＷpaと定義する。Ｗpaの値としては例えば100
〜3000Å（代表的には500 〜1500Å）とすることができ
る。また、任意のドットパターン間の領域８０３をｗp
a,1、ｗpa,2、ｗpa,3・・・ｗpa,mとすると、Ｗpaは次
式で表される。
【００９７】
【数２】
【００９８】但し、前述の様にチャネル形成領域の端部
以外の領域に不純物領域が少なくとも一つ形成されてい
るので、チャネル形成領域は少なくとも２分されてｍは
２以上の整数となる。
【００９９】即ち、全チャネル幅ＷはＷ＝Ｗpi＋Ｗpa、
かつ、ｎ＋ｍは３以上という関係が成り立っている。そ
して、ＷとＷpi、ＷとＷpaおよびＷpiとＷpaとの関係
は、同時に以下の条件を満たすことが望ましい。 Ｗpi／Ｗ＝0.1 〜0.9 Ｗpa／Ｗ＝0.1 〜0.9 Ｗpi／Ｗpa＝1/9 〜9
【０１００】これらの数式の意味するところは、Ｗpa／
ＷまたはＷpi／Ｗが０または１であってはならないとい
う事である。例えば、Ｗpa／Ｗ＝０（Ｗpi／Ｗ＝１と同
義）の場合、図８（Ｂ）に示す様にチャネル形成領域を
完全に不純物領域で塞いでしまうので電流の流れるパス
が存在しない状態となる。
【０１０１】逆にＷpa／Ｗ＝１（Ｗpi／Ｗ＝０と同義）
の場合、図８（Ｃ）に示す様にチャネル形成領域に不純
物領域が全く存在しないのでドレイン側空乏層の広がり
を抑えることができない。
【０１０２】以上の理由により、Ｗpa／ＷおよびＷpi／
Ｗの関係式は0.1 〜0.9 （好ましくは0.2 〜0.8 ）の範
囲に収まり、また、同時にＷpi／Ｗpa＝1/9 〜9 を満た
すことが望ましい。なお、チャネル長をＬとすると、チ
ャネル形成面積はＷ×Ｌで表される。
【０１０３】また、本発明はＦＥＴの性能を示す代表的
なパラメータである移動度の向上に効果的である。その
理由について以下に説明する。
【０１０４】移動度は半導体（本実施例ではシリコン基
板）中のキャリアの散乱によって決まるが、シリコン基
板における散乱は格子散乱と不純物散乱とに大別され
る。格子散乱はシリコン基板中の不純物濃度が低く、比
較的高温で支配的であり、不純物散乱は不純物濃度が高
く、比較的低温で支配的である。これらが影響し合って
形成される全体的な移動度μは次式で表される。
【０１０５】
【数５】
【０１０６】この数５で示される式は、全体的な移動度
μが、格子散乱の影響を受けた場合の移動度μl （ lは
lattice を意味する) の逆数および不純物散乱の影響を
受けた場合の移動度μi （ iはimpurityを意味する) の
逆数の和に反比例することを意味している。
【０１０７】ここで、格子散乱ではドリフト電界がそれ
ほど強くなければ音響フォノンが重要な役割を果たし、
その時の移動度μl は、次式の様に温度の-3/2乗に比例
する。従って、キャリアの有効質量（ｍ＊）と温度
（Ｔ）で決まってしまう。
【０１０８】
【数６】
【０１０９】また、不純物散乱による移動度μi は、次
式の様に温度の3/2 乗に比例し、イオン化した不純物の
濃度Ｎi に逆比例する。即ち、イオン化した不純物の濃
度Ｎi を調節することで変化させることができる。
【０１１０】
【数７】
【０１１１】これらの式によると、従来の様にチャネル
形成領域全体に不純物を添加するチャネルドープでは不
純物散乱の影響を受けて移動度を稼ぐことができない。
しかしながら、本発明では局部的に不純物領域を形成し
ているので、隣接する不純物領域の間（Ｗpaの幅を持つ
領域) には不純物が添加されない。
【０１１２】即ち、理論的には数７においてイオン化し
た不純物の濃度Ｎi を限りなく０に近づけることを意味
するため、移動度μi は限りなく無限大に近づいていく
ことになる。即ち、数５において１／μi の項を無視す
ることができる程度にまで不純物を減少させることを意
味するので全体の移動度μは限りなく移動度μl に近づ
いていく。
【０１１３】また、キャリアの有効質量（ｍ＊）を小さ
くすることで移動度μl をさらに大きくすることも理論
的には可能である。これは極低温の領域において、キャ
リア（特に電子の場合）の有効質量が結晶軸の軸方位に
依存して変化する現象を利用することで成しうる。
【０１１４】文献によれば、ソース／ドレイン間を結ぶ
チャネル方向（キャリアの移動する方向）が単結晶シリ
コンの＜１００＞軸方向と一致する様に構成した時、最
小の有効質量を得ることができる。
【０１１５】例えば、図１５に示す様に、（１００）面
を有する単結晶シリコン基板１５０１上にソース領域１
５０２、チャネル形成領域１５０３、ドレイン領域１５
０４が形成されているとする。この時、チャネル方向１
５０５を［１００］とした場合の様な時がこれに相当す
る。但し、この例は４°Ｋという極低温領域における結
果である。
【０１１６】また、結晶格子間をうまくキャリアがすり
抜けて行ける様に、チャネル方向および不純物領域７０
７の軸方向（配列方向）と、結晶格子の軸方向とを概略
平行（軸方向のずれを±10°以内に収める）にさせるこ
とが望ましい。単結晶ならばシリコン原子は規則正しく
配列しているので、結晶格子の配列方向と平行に移動す
るキャリアは格子散乱の影響を殆ど受けないで済む。
【０１１７】例えば、単結晶シリコン基板において上記
の様な方向における回転軸を０°とすると、他にも９０
°、１８０°、２７０°の回転軸の場合において同様の
効果を得ることができる。
【０１１８】以上の様に、チャネル形成領域を移動する
キャリアはチャネル形成領域内に存在する不純物領域以
外の領域を通る。この様子を図１６の模式図を用いて簡
単に説明する。
【０１１９】図１６（Ａ）において、１６０１で示され
るのはチャネル形成領域である。即ち、図１６（Ａ）は
チャネル形成領域を右斜め上方から見た図である。本発
明を実施したチャネル形成領域は、立体的には図１６
（Ａ）の様に不純物領域１６０２が形成されている。
【０１２０】図１６（Ａ）に記載された矢印１６０３は
キャリア（電子または正孔）の進行方向を示すものであ
る。図１６（Ａ）に示す様にチャネル形成領域１６０１
内には複数の不純物領域１６０２が配置されており、キ
ャリアはそれら不純物領域１５０２以外の領域を通過す
る。
【０１２１】キャリアの進行方向をチャネル形成領域１
６０１の上面から見ると図１６（Ｂ）の様に見える。図
１６（Ｂ）は図１６（Ａ）において、ＡＣＥＦで表され
る面を見た図である。この図１６（Ｂ）を見ると、キャ
リアが不純物領域１６０２を避け、不純物散乱のない領
域を移動していることが判る。
【０１２２】即ち、大部分のキャリアは矢印で示す様
に、不純物領域１６０２の間を通ってソース／ドレイン
間を移動する。勿論、不純物領域を避ける様にしてジグ
ザグに移動する場合も含まれる。
【０１２３】また、図１６（Ｃ）に示すのは、チャネル
形成領域１６０１を側面から見た図である。なお、図１
６（Ｃ）は図１６（Ａ）において、ＡＢＣＤで表される
面を見た図である。また、１６０３で示されるのは矢印
であり、紙面に向かって手前方向に矢先が向いているこ
とを示している。この図からもキャリアが不純物領域１
６０２の間を移動することが判る。
【０１２４】〔実施例２〕本実施例では、本発明を利用
してＮチャネル型ＦＥＴ（ＮＭＯＳ）とＰチャネル型Ｆ
ＥＴ（ＰＭＯＳ）とを相補的に組み合わせたＣＭＯＳ回
路を構成する場合の例を示す。ＣＭＯＳ回路の作製工程
の詳細についてはここでは省略するが、本発明では実施
例１で説明した様に、ゲイト絶縁膜を形成する前にチャ
ネル形成領域のみにドットパターン状の不純物領域を形
成する。
【０１２５】図１３（Ａ）に本発明を利用した場合にお
けるＣＭＯＳ回路の断面を示す。図１３（Ａ）は一般的
な作製方法で形成されたＣＭＯＳ回路をチャネル方向で
分断した断面図である。
【０１２６】図１３（Ａ）において、１３０１はＮ型シ
リコン基板、１３０２はｎウェル、１３０３はｐウェル
である。つまり、ｎウェル１３０２上にＰチャネル型Ｆ
ＥＴ（ＰＭＯＳ）、ｐウェル１３０３上にＮチャネル型
ＦＥＴ（ＮＭＯＳ）が形成される。
【０１２７】ＮＭＯＳおよびＰＭＯＳはそれぞれ選択酸
化法で形成されたフィールド酸化膜１３０４で分離さ
れ、ｐウェル側のフィールド酸化膜の下にはチャネルス
トッパー１３０５が配置される。
【０１２８】また、ｎウェル１３０２にはＰ型を付与す
る不純物、例えばボロンが添加されてＰＭＯＳのソース
領域１３０６、ドレイン領域１３０７が配置されてい
る。また、ｐウェル１３０３にはＮ型を付与する不純
物、例えばリンや砒素が添加されてＮＭＯＳのドレイン
領域１３０８、ソース領域１３０９が配置されている。
【０１２９】また、ソース領域１３０６、ドレイン領域
１３０７およびソース領域１３０８、ドレイン領域１３
０９で挟まれたチャネル形成領域には、予めゲイト絶縁
膜１３１０を形成する前にドットパターン状の不純物領
域１３１１、１３１２を形成しておく。
【０１３０】本実施例でゲイト絶縁膜１３１０の形成前
に不純物領域１３１１、１３１２を形成する理由は、ゲ
イト絶縁膜１３１０とチャネル形成領域との界面に損傷
を与えないためであるが、ゲイト絶縁膜１３１０を通し
て不純物を添加する方法をとることも可能である。
【０１３１】なお、本実施例では不純物領域１３１１、
１３１２を形成するにあたって酸素を用いるので、ＮＭ
ＯＳとＰＭＯＳとで使い分ける必要はなく、共通化する
ことができる。
【０１３２】また、本実施例の様なＣＭＯＳ回路を構成
する場合、図１３（Ａ）に示す様にドレイン領域１３０
７、１３０８内にも不純物領域１３１１、１３１２を形
成しておくことが望ましい。
【０１３３】なお、例えば本発明の半導体装置を画素な
どの様にソースとドレインが入れ替わる様な素子に用い
る時はソース領域とドレイン領域の双方の内に不純物領
域を形成すれば良い。
【０１３４】そして、チャネル形成領域の上に導電性材
料でなるゲイト電極１３１３、１３１４を形成し、それ
を覆う様にして層間絶縁膜１３１５が成膜される。さら
に、層間絶縁膜１３１５にコンタクトホールを形成し
て、ＰＭＯＳのソース電極１３１６、ＰＭＯＳおよびＮ
ＭＯＳの共通ドレイン電極１３１７、ＮＭＯＳのソース
電極１３１８を配置する。
【０１３５】図１３（Ａ）に示す構造のＣＭＯＳ回路は
本発明により短チャネル効果を問題としないで微細化す
ることができるので、極めて集積度の高い集積化回路を
構成しうる。
【０１３６】また、図１３（Ａ）に示したＣＭＯＳ回路
とバイポーラトランジスタとを組み合わせたＢｉＣＭＯ
Ｓ回路を構成することも可能である。本発明を利用して
形成したＢｉＣＭＯＳ回路の例を図１３（Ｂ）に示す。
【０１３７】図１３（Ｂ）において、１３１９はＰ型シ
リコン基板であり、１３２０は埋め込みＮ+ 領域、１３
２１はエピタキシャル成長により形成されたｐウェルで
あり、埋め込みＮ+ 領域１３２０上のｐウェル１３２１
はＮ型にドーピングされてコレクタとして機能するｎウ
ェル１３２２となっている。また、１３２３は埋め込み
Ｎ+ 領域１３２０からの取り出し電極となるDeepＮ+ 領
域である。
【０１３８】１３２４は通常の選択酸化法で形成された
フィールド酸化膜であり、ｐウェル１３２１にはｎ+ 領
域１３２５、ｎウェル領域１３２２にはｐ+ 領域１３２
６が形成されている。なお、バイポーラトランジスタを
構成する側のｎウェル１３２２には活性ベースとなるｐ
- 領域１３２７がまず形成され、次いで外部ベースとな
るｐ+ 領域１３２８、ｎ+ 領域１３２９が配置される。
【０１３９】なお、ＰＭＯＳ側およびＮＭＯＳ側の両方
には不純物領域１３３０が配置される。不純物領域１３
３０は上記ｎ+ 領域やｐ+ 領域を形成した後に形成して
も良いし、その前であっても良い。勿論、炭素、窒素、
酸素のいずれを用いるのであっても構わない。
【０１４０】そして、ゲイト電極１３３１、層間絶縁膜
１３３２、ソース／ドレイン配線１３３３を配置してＢ
ｉＣＭＯＳ回路を構成する。ＢｉＣＭＯＳ回路はバイポ
ーラトランジスタの高速動作性とＣＭＯＳ回路の低消費
電力性を有効に併用するための回路構成である。
【０１４１】〔実施例３〕実施例１では不純物領域７０
７の深さ方向の形状を棒状に記載したが、これは注入時
に散乱が全くない場合の様な理想状態であって、実際に
はイオン注入の条件によって様々な形状の不純物領域を
形成することも可能である。
【０１４２】例えば、イオン注入の条件によっては図９
（Ａ）に示す様なクサビ状の不純物領域９０１が形成さ
れることもありうる。また、逆に図９（Ｂ）に示す様な
シズク状の不純物領域９０２が形成されることもありう
る。特に、図９（Ｂ）に示した様な形状とした場合、不
純物領域９０２の下部で隣接する不純物領域同士が互い
に接触する状態となる。
【０１４３】この状態では、実質的にチャネル形成領域
がバルク基板と絶縁分離されたＳＯＩ構造と見なせる様
になる。この構造はドレイン側空乏層がチャネル形成領
域の空乏層に影響を与えるのを極めて効果的に抑制する
ことができる。また、チャネル形成領域の空乏層が下方
へ広がるのを防ぐ効果も期待できる。
【０１４４】〔実施例４〕実施例１では図１（Ａ）に示
した様なマトリクス状にドットパターン（不純物領域）
を配置する例を示したが、設計パターンを変えることで
他の様々な配置パターンとすることができる。
【０１４５】例えば、図１０（Ａ）に示す様に、不純物
領域１００１が交互にかみ合う様に配置したパターンと
することもできる。この場合、ドットパターン間の隙間
を次の列で補う構成となるので、ドレイン側空乏層の横
方向への広がりを効果的に防止することができる。特
に、チャネル長が0.1 μｍ以下となった場合の様に短チ
ャネル効果の影響が極めて大きくなる様なＩＧ−ＦＥＴ
において非常に効果的な構成である。
【０１４６】ただし、キャリアの移動する経路が点線で
示した様に蛇行する様になるので、キャリアの移動距離
が長くなる分、移動度が低下する可能性もある。しか
し、この構造が効果を発揮するチャネル長0.1 μｍ以下
の領域では、ソース領域からでたキャリアが一瞬でドレ
イン領域に到達するので、実質的には多少移動距離が長
くなっても問題とならないと考えられる。
【０１４７】従って、例えばチャネル長が0.1 μｍ以上
の場合には図１（Ａ）に示した様にドットパターン状不
純物領域を配置し、チャネル長が0.1 μｍ以下の場合に
は図１０（Ａ）に示した様に配置することが望ましい。
【０１４８】また、図１０（Ｂ）に示す様に、ドットパ
ターンをチャネル方向と垂直な楕円形または長方形とす
ることもできる。この場合、ドレイン側空乏層を抑制す
るには適した構成となるが、キャリアの移動を妨げる可
能性もあるため、例えば0.2μｍ以下に非常にチャネル
長に短い半導体装置に利用することが好ましい。
【０１４９】また、図１０（Ｃ）に示す様に、ドットパ
ターンをチャネル方向と平行な楕円形または長方形とす
ることもできる。この場合、狭チャネル効果がより顕著
に現れる構成となるので、しきい値電圧を多めに増加さ
せることが必要な時に効果的な構成と言える。
【０１５０】〔実施例５〕本発明は実施例１で示した様
な横形ＩＧ−ＦＥＴだけでなく、さらに様々な構造のＩ
Ｇ−ＦＥＴに対しても適用することができる。例えば、
横形ＩＧ−ＦＥＴには他にもＬＤＤ（オフセット）構造
（図１１（Ａ））、２重ドレイン構造（図１１
（Ｂ））、埋め込みチャネル構造（図１１（Ｃ））、Ｓ
ＯＩ構造（図１１（Ｄ））、ＳＩＭＯＸ構造（図１１
（Ｅ））などがある。
【０１５１】本実施例では、Ｎチャネル型ＦＥＴを例に
とり、上記構造に応用した場合について説明する。な
お、図中のＮ＋、Ｎ−はＮ型導電性の強弱を相対的に示
したもので、Ｎ＋はＮ−よりも強いＮ型導電性を有して
いることを意味している。
【０１５２】図１１（Ａ）はソースまたはドレイン領域
１１０１とチャネル形成領域１１０２との間に低濃度不
純物領域１１０３を配置した構造である。低濃度不純物
領域１１０３が存在する分、ドレイン側空乏層はなだら
かに広がりやすいが、本発明によりその広がりを抑制す
ることができる。
【０１５３】また、図１１（Ｂ）はソースまたはドレイ
ン領域１１０４の側面に0.1 〜0.5μｍ幅の導電性領域
１１０５を形成した構造である。ソースまたはドレイン
領域１１０４と導電性領域１１０５は同じ導電性であ
り、導電性領域１１０５の方が導電性は弱い。例えば、
ソースまたはドレイン領域１１０４をＡｓ（砒素）を注
入して形成し、弱い導電性領域１１０５をＰ（燐）を注
入して形成することで構成することができる。
【０１５４】図１１（Ｃ）に示す埋め込みチャネル構造
はＮチャネル型ＦＥＴとＰチャネル型ＦＥＴとでＣＭＯ
Ｓ回路を構成する様な時に結果的に形成される構成であ
る場合が多く、短チャネル効果も影響を受けやすい構造
である。
【０１５５】構造的には、例えばＮチャネル型ＦＥＴに
おいて、チャネル形成領域の界面付近にソース／ドレイ
ン領域１１０６と同一かつ弱い導電性領域１１０７を形
成して構成される。
【０１５６】従って、この導電性領域１１０７の直下に
チャネルが形成されるのであるが、この様な場合におい
ても本発明を実施することで短チャネル効果を抑制し、
パンチスルー現象やしきい値電圧の低下を防止すること
ができる。
【０１５７】また、ＳＯＩ構造は素子として使用する半
導体層を薄膜化して空乏層を低減する目的も含めて開発
された技術であるからそれ自体短チャネル効果を抑制す
る効果を持っている。例えば、図１１（Ｄ）に示す構造
は一般的にＳＯＳ（silicon-on-sapphire ）構造と呼ば
れ、サファイア基板１１０８上にシリコン単結晶を成長
させて形成される。
【０１５８】しかし、１μｍ以下の単結晶シリコン層を
形成するのは困難であり、空乏層の広がりを抑えるにも
限界がある。従って、本発明をＳＯＩ構造に応用すれば
より確実に短チャネル効果を防止することが可能とな
る。
【０１５９】なお、同じＳＯＩ構造の部類に含まれるが
一般的にＳＩＭＯＸ（separation-by-implanted oxyge
n）と呼ばれる基板上にＩＧ−ＦＥＴを形成した例が図
１１（Ｅ）である。この場合、単結晶シリコン基板１１
０９に対して酸素を注入することによって埋め込み酸化
層１１１０を形成する。また、酸素の注入深さを浅くす
ることで極めて薄い単結晶薄膜を形成することができ
る。
【０１６０】この様な場合においても、本発明を用いる
ことは可能である。この場合、ドレイン側空乏層がチャ
ネル形成領域へと広がるのを抑止する（ピニングする）
効果を期待することができる。
【０１６１】〔実施例６〕本発明においてチャネル形成
領域に不純物領域を形成する手段として、レジストマス
クを用いたパターニングによる方法以外にも、不純物が
歪みに偏析する性質を利用する方法も可能である。
【０１６２】まず、実施例１の手順に従って図７（Ｂ）
と同じ状態を得る。即ち、図１２（Ａ）において、１２
０１はシリコン基板、１２０２はフィールド酸化膜、１
２０３はチャネルストッパーである。
【０１６３】この状態において、集束イオンビーム等を
利用してシリコン基板表面の局部的な異方性エッチング
加工を行い、溝状または穴状パターン１２０４を所望の
位置に所望の形状で描画する。（図１２（Ａ））
【０１６４】次に、不純物元素、例えば窒素を基板１２
０１全面に添加する。勿論、炭素や酸素であっても構わ
ない。この不純物元素は後に不純物領域を形成するため
のものである。また、注入深さは溝状または穴状パター
ン１２０４の深さよりも深いことが望ましい。（図１２
（Ｂ））
【０１６５】不純物元素の添加が終了したら、次に1000
〜1200℃前後の高温で加熱処理を行う。この加熱処理に
より溝状または穴状パターン１２０４の側壁には熱酸化
膜１２０５が形成され、溝状または穴状パターン１２０
４は埋め込まれる。従って、この領域は実質的に SiOx
で表される様な酸化物領域１２０５となる。この場合、
加熱処理を酸化性雰囲気で行うと酸化物領域１２０５の
形成速度が増加することので好ましい。
【０１６６】そして、同時にシリコン基板１２０１全体
に添加されていた不純物元素が酸化物領域１２０５に偏
析する。これは、酸化物領域の近傍に発生した大きな歪
みや格子欠陥等に不純物元素が偏析するために生じる。
【０１６７】以上の様な過程を経ることで、酸化物領域
１２０５の周辺部は不純物元素が偏析して不純物領域１
２０６となる。
【０１６８】また、単結晶シリコン基板１２０１中にリ
ンやボロンといった一導電性を付与する不純物元素が添
加されている場合、酸化物領域１２０５を構成する熱酸
化膜が形成される際に、ボロンは熱酸化膜中に取り込ま
れ、リンは酸化膜／シリコン界面に排斥される（パイル
アップする）傾向にある。
【０１６９】この様な効果をうまく利用することで、不
純物散乱による移動度の低下を効果的に抑制することも
可能である。
【０１７０】また、例えば、集束イオンビームの様なマ
スクレスでイオン注入を行うことができる装置を用い
て、直接単結晶シリコン基板上に酸素イオンを注入し、
加熱処理を行うことでイオン注入した領域を酸化物領域
に変成させることも可能である。集束イオンビーム以外
にも電子ビーム等を用いても良い。
【０１７１】〔実施例７〕本実施例では、本発明を利用
した半導体装置を製品（電子機器）に組み込んだ場合の
一例を示す。ここでは、ノート型パソコンに組み込まれ
たＩＣ回路を例にとって説明する。説明は図１７を用い
て行う。
【０１７２】図１７において、３００１は本体、３００
２はフタ部、３００３はキーボード、３００４は画像表
示部であり、本体３００１内には様々な集積回路３００
５が組み込まれている。
【０１７３】集積回路３００５を取り出してみると、外
部はパッケージ３０１１で覆われて内部の半導体チップ
は樹脂等で保護されている。また、内部の半導体チップ
はリード３０１２によって外部と接続される。通常、目
にする集積回路（ＩＣチップ）３００５は、外目には黒
色のパッケージ３０１１とリード３０１２しか見えない
ので完全にブラックボックスとなっている。
【０１７４】そのパッケージ３０１１で保護された半導
体チップを取り出して見ると、例えば次の様な構成とな
っている。まず、基板３０１３上には演算部（プロセッ
サー）３０１４とメモリ部３０１５が配置されている。
なお、３０１６は半導体素子とリード３０１２とを接続
するボンディング部である。
【０１７５】演算部３０１４、メモリ部３０１５はＣＭ
ＯＳ回路、ＢｉＣＭＯＳ回路、ＤＲＡＭ回路、ＳＲＡＭ
回路など、他にも様々な回路を用いて構成さえている。
本実施例で示した図１５の様な構成は、同一基板上に演
算部３０１４とメモリ部３０１５が配置されていること
に特徴がある。
【０１７６】この様に演算部３０１４とメモリ部３０１
５とが隣接した構成とすると、演算部３０１４とメモリ
部３０１５との間のデータのやりとりが非常に高速で行
われる様になるため、動作速度の速い回路を形成するこ
とが可能となる。
【０１７７】また、ワンチップ上に必要な回路を全て集
積化することも可能であるので、製造コストを大幅に低
減することも期待できる。さらには、配置面積を減らす
ことで製品の小型化を図ることもできる。
【０１７８】本発明を利用すれば短チャネル効果を問題
とせずに半導体素子の微細化を行うことができるので、
上記の様なワンチップ化と併用することで半導体電子機
器のさらなる小型化、携帯化が実現できる。
【０１７９】〔実施例８〕本発明は実施例７に示した例
以外にも様々な半導体電子機器に応用することが可能で
ある。なぜならば、本発明による半導体装置の電気特性
は非常に優れたものであり、これを用いて構成したＩＣ
回路は高い周波数特性を実現しうるからである。
【０１８０】本発明を利用して形成された半導体素子単
体のデバイス特性は非常に優れたものとなり、Ｎチャネ
ル型ＦＥＴのしきい値電圧Ｖth,nは-0.5〜3.0 Ｖ、Ｐチ
ャネル型ＦＥＴのしきい値電圧Ｖth,pは-3.0〜0.5 Ｖの
範囲で必要とする駆動電圧に合わせて調節できる。ま
た、Ｓ値は60〜85mV/decade 、好ましくは60〜70mV/dec
ade が得られる。
【０１８１】また、実施例１で説明した様な理由により
高い移動度（1000cm2/Vs以上）を得ることができる。移
動度を計算式で求める場合、移動度はチャネル幅Ｗに反
比例するので注意が必要である。本発明を実施する場
合、チャネル形成領域においては不純物領域によって少
なからずチャネル幅が狭くなっているので、実測チャネ
ル幅Ｗpaを代入しなければ実際の移動度は得られない。
【０１８２】以上の様な優れた電気特性を達しうる本発
明の半導体装置でＩＣ回路を構成すると、極めて良好な
周波数特性を得ることができる。例えば、本発明の半導
体装置を用いて９段のリングオシレータを構成すると、
3.3 Ｖの駆動電圧で２〜１０ＧＨｚの周波数特性を実現
しうる。
【０１８３】例えば、高周波電子機器である携帯電話な
どの様に高い周波数特性を必要とする電子機器に対して
も本発明は有効である。携帯電話の入力部等に用いられ
るＩＣ回路は２ＧＨｚの周波数特性を必要とするのであ
るが、本発明はその様な高周波ＩＣ回路に対しても十分
に対応することができる。
【０１８４】
【発明の効果】本発明を利用することでチャネル長が短
くなった場合に生じる短チャネル効果を防止することが
可能となる。具体的には、まずドレイン側空乏層がソー
ス領域やチャネル形成領域下に広がるのを、チャネル形
成領域に局部的に形成した不純物領域で遮り、チャネル
形成領域のエネルギー（電位）状態にドレイン電圧が影
響しない構成とする。これによりパンチスルー現象やサ
ブスレッショルド特性の劣化を防止することが可能とな
る。また、同時に高いドレイン耐圧を実現することがで
きる。
【０１８５】また、短チャネル効果の特徴の一つである
しきい値電圧の低下を狭チャネル効果によるしきい値電
圧の増加によって抑制することができる。この狭チャネ
ル効果は、チャネル形成領域に局部的に不純物領域を形
成するという本発明の構成によって人為的に成しうる効
果である。
【０１８６】以上の様に、本発明を利用することでチャ
ネル長の短いディープサブミクロン領域における半導体
装置においても、短チャネル効果を引き起こすことなく
動作させることができる。即ち、ＩＧ−ＦＥＴに代表さ
れる半導体装置のより一層の集積化と性能の向上が望め
る。
【図面の簡単な説明】
【図１】 チャネル形成領域の構成を示す図。
【図２】 チャネル形成領域の構成を示す図。
【図３】 従来の半導体装置を説明するための図。
【図４】 チャネル形成領域のエネルギー状態を示
す図。
【図５】 従来の半導体装置の特性を示す図。
【図６】 従来の半導体装置の構成を示す図。
【図７】 絶縁ゲイト型電界効果トランジスタの作
製工程を示す図。
【図８】 不純物領域の形成条件を説明するための
図。
【図９】 不純物領域の深さ方向の形状を示す図。
【図１０】 不純物領域の形状および配置を説明する
ための図。
【図１１】 絶縁ゲイト型電界効果トランジスタの構
造を示す図。
【図１２】 不純物領域の作製工程を示す図。
【図１３】 絶縁ゲイト型電界効果トランジスタの構
造を示す図。
【図１４】 チャネル形成領域のエネルギー状態を示
す図。
【図１５】 チャネル形成領域の構成を示す図。
【図１６】 チャネル形成領域の構成を示す図。
【図１７】 半導体装置の応用例を示す図。
【符号の説明】
１０１ ソース領域 １０２ ドレイン領域 １０３ チャネル形成領域 １０４ 不純物領域（ドットパターン） １０５ フィールド酸化膜 １０６ チャネルストッパー

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】結晶半導体を利用して形成されたソース領
    域、ドレイン領域およびチャネル形成領域と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
    びゲイト電極と、 を少なくとも有する絶縁ゲイト型半導体装置であって、 前記チャネル形成領域はキャリアが移動する領域と、 前記ドレイン領域より前記チャネル形成領域およびソー
    ス領域に向かって広がる空乏層をピニングするために人
    為的かつ局部的に形成された不純物領域と、 を有することを特徴とする絶縁ゲイト型半導体装置。
  2. 【請求項２】結晶半導体を利用して形成されたソース領
    域、ドレイン領域およびチャネル形成領域と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
    びゲイト電極と、 を少なくとも有する絶縁ゲイト型半導体装置であって、 前記チャネル形成領域はキャリアが移動する領域と、 不純物元素の添加により所定のしきい値電圧に制御する
    ために人為的かつ局部的に形成された不純物領域と、 を有することを特徴とする絶縁ゲイト型半導体装置。
  3. 【請求項３】結晶半導体を利用して形成されたソース領
    域、ドレイン領域およびチャネル形成領域と、前記チャ
    ネル形成領域において人為的かつ局部的に形成された不
    純物領域と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
    びゲイト電極と、 を少なくとも有する絶縁ゲイト型半導体装置において、 前記不純物領域にはエネルギーバンド幅（Ｅｇ）を広げ
    る不純物元素が添加されていることを特徴とする絶縁ゲ
    イト型半導体装置。
  4. 【請求項４】結晶半導体を利用して形成されたソース領
    域、ドレイン領域およびチャネル形成領域と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
    びゲイト電極と、 を少なくとも有する絶縁ゲイト型半導体装置であって、 前記チャネル形成領域はキャリアが移動する領域と、 前記ドレイン領域より前記チャネル形成領域およびソー
    ス領域に向かって広がる空乏層をピニングするために人
    為的かつ局部的に形成された不純物領域と、 を有し、 前記不純物領域にはエネルギーバンド幅（Ｅｇ）を広げ
    る不純物元素が添加されていることを特徴とする絶縁ゲ
    イト型半導体装置。
  5. 【請求項５】結晶半導体を利用して形成されたソース領
    域、ドレイン領域およびチャネル形成領域と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
    びゲイト電極と、 を少なくとも有する絶縁ゲイト型半導体装置であって、 前記チャネル形成領域はキャリアが移動する領域と、 前記ドレイン領域より前記チャネル形成領域およびソー
    ス領域に向かって広がる空乏層をピニングするために人
    為的かつ局部的に形成された不純物領域と、 を有し、 前記キャリアが移動する領域においてはキャリアの不純
    物散乱を防止する手段若しくはキャリアの格子散乱以外
    の要因による移動度低下を防止する手段が施されている
    ことを特徴とする絶縁ゲイト型半導体装置。
  6. 【請求項６】結晶半導体を利用して形成されたソース領
    域、ドレイン領域およびチャネル形成領域と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
    びゲイト電極と、 を少なくとも有する絶縁ゲイト型半導体装置であって、 前記チャネル形成領域はキャリアが移動する領域と、 不純物元素の添加により所定のしきい値電圧に制御する
    ために人為的かつ局部的に形成された不純物領域と、 を有し、 前記不純物領域にはエネルギーバンド幅（Ｅｇ）を広げ
    る不純物元素が添加されていることを特徴とする絶縁ゲ
    イト型半導体装置。
  7. 【請求項７】結晶半導体を利用して形成されたソース領
    域、ドレイン領域およびチャネル形成領域と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
    びゲイト電極と、 を少なくとも有する絶縁ゲイト型半導体装置であって、 前記チャネル形成領域はキャリアが移動する領域と、 不純物元素の添加により所定のしきい値電圧に制御する
    ために人為的かつ局部的に形成された不純物領域と、 を有し、 前記キャリアが移動する領域においてはキャリアの不純
    物散乱を防止する手段若しくはキャリアの格子散乱以外
    の要因による移動度低下を防止する手段が施されている
    ことを特徴とする絶縁ゲイト型半導体装置。
  8. 【請求項８】結晶半導体を利用して形成されたソース領
    域、ドレイン領域およびチャネル形成領域と、 前記チャネル形成領域においてエネルギーバンド幅（Ｅ
    ｇ）を広げる不純物元素を添加することにより、人為的
    かつ局部的に形成された不純物領域と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
    びゲイト電極と、 を少なくとも有する絶縁ゲイト型半導体装置において、 前記不純物領域は絶縁性を有しており、 前記チャネル形成領域において前記不純物領域以外の領
    域には前記不純物元素が添加されない又は極微量に添加
    されていることを特徴とする絶縁ゲイト型半導体装置。
  9. 【請求項９】請求項１乃至請求項８において、前記チャ
    ネル形成領域の幅Ｗに対して前記不純物領域および前記
    不純物領域間の幅が占有する割合をそれぞれＷpi、Ｗpa
    とする時、前記Ｗ、ＷpiおよびＷpaとの間には、Ｗpi／
    Ｗ＝0.1 〜0.9 、Ｗpa／Ｗ＝0.1 〜0.9 、Ｗpi／Ｗpa＝
    1/9 〜9 の関係式が成り立つことを特徴とする絶縁ゲイ
    ト型半導体装置。
  10. 【請求項１０】請求項１乃至請求項８において、前記チ
    ャネル形成領域のチャネル方向に垂直な少なくとも一断
    面は、実質的に前記不純物領域により区切られた複数の
    チャネル形成領域の集合体と見なせることを特徴とする
    絶縁ゲイト型半導体装置。
  11. 【請求項１１】請求項１乃至請求項８において、前記チ
    ャネル形成領域において駆動時に生じる短チャネル効果
    に伴うしきい値電圧の低下は、前記不純物領域を利用す
    ることで得られる狭チャネル効果に伴うしきい値電圧の
    増加により緩和されることを特徴とする絶縁ゲイト型半
    導体装置。
  12. 【請求項１２】請求項１乃至請求項８において、前記不
    純物領域は100 〜3000Åの間隔で配置されることを特徴
    とする絶縁ゲイト型半導体装置。
  13. 【請求項１３】請求項１乃至請求項８において、前記チ
    ャネル形成領域内の前記不純物領域以外の領域は真性ま
    たは実質的に真性な領域であることを特徴とする絶縁ゲ
    イト型半導体装置。
  14. 【請求項１４】請求項１乃至請求項８において、前記不
    純物領域に添加された不純物元素の濃度によってしきい
    値電圧が所定の値に制御され、前記チャネル形成領域内
    の前記不純物領域以外の領域においてキャリアがソース
    ／ドレイン領域間を移動するように構成されることを特
    徴とする絶縁ゲイト型半導体装置。
  15. 【請求項１５】請求項１乃至請求項８において、前記結
    晶半導体とは単結晶半導体であることを特徴とする絶縁
    ゲイト型半導体装置。
  16. 【請求項１６】請求項１乃至請求項１４において、前記
    不純物領域はドットパターン形状を有していることを特
    徴とする絶縁ゲイト型半導体装置。
  17. 【請求項１７】請求項２または請求項３または請求項４
    または請求項６または請求項７または請求項８におい
    て、前記不純物元素とは炭素、窒素、酸素から選ばれた
    一種または複数種類の元素であることを特徴とする絶縁
    ゲイト型半導体装置。
  18. 【請求項１８】結晶半導体を利用して形成されたソース
    領域、ドレイン領域およびチャネル形成領域を形成する
    工程と、 前記チャネル形成領域上にゲイト絶縁膜およびゲイト電
    極とを形成する工程と、 を少なくとも有する絶縁ゲイト型半導体装置の作製方法
    であって、 前記チャネル形成領域に対してキャリアが移動する領域
    と、 前記ドレイン領域より前記チャネル形成領域およびソー
    ス領域に向かって広がる空乏層をピニングするための不
    純物領域と、 を人為的かつ局部的に形成する工程を少なくとも有する
    ことを特徴とする絶縁ゲイト型半導体装置の作製方法。
  19. 【請求項１９】結晶半導体を利用して形成されたソース
    領域、ドレイン領域およびチャネル形成領域を形成する
    工程と、 前記チャネル形成領域上にゲイト絶縁膜およびゲイト電
    極とを形成する工程と、 を少なくとも有する絶縁ゲイト型半導体装置の作製方法
    であって、 前記チャネル形成領域に対してキャリアが移動する領域
    と、 不純物元素の添加により所定のしきい値電圧に制御する
    ための不純物領域と、 を人為的かつ局部的に形成する工程を少なくとも有する
    ことを特徴とする絶縁ゲイト型半導体装置の作製方法。
  20. 【請求項２０】結晶半導体を利用してソース領域、ドレ
    イン領域およびチャネル形成領域とを形成する工程と、 前記チャネル形成領域において人為的かつ局部的に不純
    物領域を形成する工程と、 前記チャネル形成領域上にゲイト絶縁膜およびゲイト電
    極とを形成する工程と、 を少なくとも有する絶縁ゲイト型半導体装置の作製方法
    において、 前記不純物領域にはエネルギーバンド幅（Ｅｇ）を広げ
    る不純物元素が人為的かつ局部的に添加されていること
    を特徴とする絶縁ゲイト型半導体装置の作製方法。
  21. 【請求項２１】結晶半導体を利用して形成されたソース
    領域、ドレイン領域およびチャネル形成領域を形成する
    工程と、 前記チャネル形成領域上にゲイト絶縁膜およびゲイト電
    極とを形成する工程と、 を少なくとも有する絶縁ゲイト型半導体装置の作製方法
    であって、 前記ドレイン領域より前記チャネル形成領域およびソー
    ス領域に向かって広がる空乏層をピニングするための不
    純物領域を形成するために、前記チャネル形成領域に対
    してエネルギーバンド幅（Ｅｇ）を広げる不純物元素を
    人為的かつ局部的に添加する工程を有することを特徴と
    する絶縁ゲイト型半導体装置の作製方法。
  22. 【請求項２２】結晶半導体を利用して形成されたソース
    領域、ドレイン領域およびチャネル形成領域を形成する
    工程と、 前記チャネル形成領域上にゲイト絶縁膜およびゲイト電
    極とを形成する工程と、 を少なくとも有する絶縁ゲイト型半導体装置の作製方法
    であって、 不純物元素の添加により所定のしきい値電圧に制御する
    ための不純物領域を形成するために、前記チャネル形成
    領域に対してエネルギーバンド幅（Ｅｇ）を広げる不純
    物元素を人為的かつ局部的に添加する工程を有すること
    を特徴とする絶縁ゲイト型半導体装置の作製方法。
  23. 【請求項２３】結晶半導体を利用してソース領域、ドレ
    イン領域およびチャネル形成領域とを形成する工程と、 前記チャネル形成領域においてエネルギーバンド幅（Ｅ
    ｇ）を広げる不純物元素を添加することにより、人為的
    かつ局部的に不純物領域を形成する工程と、 前記チャネル形成領域上にゲイト絶縁膜およびゲイト電
    極とを形成する工程と、 を少なくとも有する絶縁ゲイト型半導体装置の作製方法
    において、 前記不純物領域は絶縁性を有しており、 前記チャネル形成領域において前記不純物領域以外の領
    域には前記不純物元素が添加されない又は極微量に添加
    されていることを特徴とする絶縁ゲイト型半導体装置の
    作製方法。
  24. 【請求項２４】請求項１８乃至請求項２３において、前
    記チャネル形成領域内の前記不純物領域以外の領域は真
    性または実質的に真性な領域であることを特徴とする絶
    縁ゲイト型半導体装置の作製方法。
  25. 【請求項２５】請求項１８乃至請求項２３において、前
    記チャネル形成領域の幅Ｗに対して前記不純物領域およ
    び前記不純物領域間の幅が占有する割合をそれぞれＷp
    i、Ｗpaとする時、前記Ｗ、ＷpiおよびＷpaとの間に
    は、Ｗpi／Ｗ＝0.1 〜0.9 、Ｗpa／Ｗ＝0.1 〜0.9 、Ｗ
    pi／Ｗpa＝1/9 〜9 の関係式が成り立つことを特徴とす
    る絶縁ゲイト型半導体装置の作製方法。
  26. 【請求項２６】請求項１８乃至請求項２３において、前
    記チャネル形成領域のチャネル方向に垂直な少なくとも
    一断面は、実質的に前記不純物領域により区切られた複
    数のチャネル形成領域の集合体と見なせることを特徴と
    する絶縁ゲイト型半導体装置の作製方法。
  27. 【請求項２７】請求項１８乃至請求項２３において、前
    記不純物領域は100 〜3000Åの間隔で配置されることを
    特徴とする絶縁ゲイト型半導体装置の作製方法。
  28. 【請求項２８】請求項１８乃至請求項２３において、前
    記結晶半導体とは単結晶半導体であることを特徴とする
    絶縁ゲイト型半導体装置の作製方法。
  29. 【請求項２９】請求項１８乃至請求項２７において、前
    記不純物領域はドットパターン形状を有していることを
    特徴とする絶縁ゲイト型半導体装置。
  30. 【請求項３０】請求項１９乃至請求項２３において、前
    記不純物元素とは炭素、窒素、酸素から選ばれた一種ま
    たは複数種類の元素であることを特徴とする絶縁ゲイト
    型半導体装置の作製方法。
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