JP2007184582A - 狭チャネル金属酸化物半導体トランジスタ - Google Patents
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Abstract
【課題】狭チャネル効果の問題点を解決し、かつ、PMOSトランジスタとNMOSトランジスタの性能、特に、駆動電流性能を改善した半導体トランジスタを提供する。
【解決手段】MOSトランジスタは、幅がW0であり、長さがL0であるチャネルと、そのチャネルの両側に形成されたソース領域とドレイン領域を含む活性領域と、チャネルの上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されて活性領域と交差するゲート導体と、ソース領域に付加される活性領域であって、その幅がチャネル幅W0より大きい第1付加活性領域と、ドレイン領域に付加される活性領域であって、その幅が前記チャネル幅W0より大きい第2付加活性領域とを含む。付加活性領域を有するトランジスタ構造をNMOSトランジスタに適用した時には駆動電流は107.27%、PMOSトランジスタに適用した時には駆動電流が103.31%となり、駆動電流がNMOSとPMOS全てに対して改善される。
【選択図】図1
【解決手段】MOSトランジスタは、幅がW0であり、長さがL0であるチャネルと、そのチャネルの両側に形成されたソース領域とドレイン領域を含む活性領域と、チャネルの上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されて活性領域と交差するゲート導体と、ソース領域に付加される活性領域であって、その幅がチャネル幅W0より大きい第1付加活性領域と、ドレイン領域に付加される活性領域であって、その幅が前記チャネル幅W0より大きい第2付加活性領域とを含む。付加活性領域を有するトランジスタ構造をNMOSトランジスタに適用した時には駆動電流は107.27%、PMOSトランジスタに適用した時には駆動電流が103.31%となり、駆動電流がNMOSとPMOS全てに対して改善される。
【選択図】図1
Description
本発明は、半導体トランジスタに関し、より詳しくは、狭チャネル効果の問題点を解決しながらPMOSトランジスタとNMOSトランジスタの性能、特に、駆動電流性能を改善した半導体トランジスタに関する。
トランジスタの大きさが小さくなるにつれて、短チャネル効果と共に、狭チャネル効果及び逆狭チャネル効果が深刻な問題となる。 一般に、狭チャネル効果はトランジスタのゲート電極の一部が素子分離領域に亘っているので、素子分離膜のバーズビーズ及びフィールド停止不純物(field stop impurity)による寄生電荷の影響を受け、これによってゲートがトランジスタのチャネルを形成する時より多くの電荷を供給しなければならないし、したがって、チャネル幅が狭くなるほどトランジスタのしきい値電圧が増加する効果が現れる。
狭チャネル効果によりトランジスタのチャネル幅が減少するだけしきい値電圧が増加することが一般的であるが、製造工程によってはしきい値電圧が減少することもある。例えば、フィールド酸化膜を形成した後、そのフィールド酸化膜を通過するイオン注入を行えば、フィールド領域の不純物の分布がトランジスタのチャネル領域より濃度が減る分布となるので、チャネル幅が狭くなるほどしきい値電圧が高まる現象が表れる。
また、チャネル幅の狭いトランジスタ工程において、シリコンのLOCOSにより素子分離領域を作れば、しきい値電圧が高まることが普通であるが、トレンチ分離(STI)工程により素子分離領域を形成すると、しきい値電圧が低くなって電流が増加する。
一方、PMOSトランジスタとNMOSトランジスタの性能を改善するために、チャネル長さと幅を調整すれば、いずれかのトランジスタでは性能改善がなされるが、他のトランジスタでは性能が落ちることが一般的である。したがって、電流駆動能力のようなトランジスタの性能を改善する時にはPMOSトランジスタとNMOSトランジスタの性能を同時に改善することが重要である。
本発明の目的は、狭チャネル効果を克服しながらPMOSトランジスタとNMOSトランジスタの性能を改善することにある。
本発明の他の目的は、チャネル幅の狭いMOSトランジスタの電流駆動能力を高くすることにある。
本発明に係るトランジスタは、金属酸化物半導体からなるMOSトランジスタであって、幅がW0であり、長さがL0であるチャネルと、チャネルの両側に形成されたソース領域とドレイン領域を含む活性領域と、チャネルの上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成され、活性領域と交差するゲート導体と、ソース領域に付加される活性領域であって、その幅がチャネル幅W0より大きい第1付加活性領域と、ドレイン領域に付加される活性領域であって、その幅が前記チャネル幅W0より大きい第2付加活性領域とを含む。
本発明によれば、トランジスタのチャネル幅が減少すると狭チャネル効果により駆動電流が落ちる問題をPMOSトランジスタとNMOSトランジスタ全てに対して改善することができる。
また、本発明に係るトランジスタは、駆動電流性能を改善するために別途の工程を追加したり工程自体を変更しなくてもよいので、費用をかけずにMOSトランジスタの性能を高くすることができる。
以下、図面を参照にしつつ本発明の実施形態を説明する。
図1は、本発明に係るトランジスタの構造的特徴を説明するための基準トランジスタの平面図である。
図1に示しているトランジスタは、ゲート導体12と活性領域14とから構成される。ゲート導体12は、例えばポリシリコンで作り、活性領域14と交差する。活性領域14は半導体(例えば、シリコン)基板に不純物(例えば、燐(P)や砒素(As)、窒素(N)のようなN型不純物、または、硼素(B)、ガリウム(Ga)、インジウム(In)のようなP型不純物)を注入したり拡散させた領域であって、これと交差するゲート導体12を中心にしてソース領域14sとドレイン領域14dとに分ける。
活性領域14と交差するゲート導体12の下にはゲート絶縁膜(図示していない)が形成されていて、ゲート導体12は活性領域14と電気的に分離されている。ゲート導体12は、ゲート接続部13を介して外部(例えば、ゲート電極)と電気的に連結され、ソース領域14sはソース接続部17を介して外部と電気的に連結され、ドレイン領域14dはドレイン接続部15を介して外部と電気的に連結される。
ゲート導体12にしきい値電圧以上のバイアス電圧(NMOSトランジスタである時は正(+)の電圧、PMOSトランジスタである時は負(−)の電圧)を加えれば、ゲート導体12を中心に電場が形成され、この電場の影響を受けてゲート絶縁膜の下にチャネル(図示していない)が形成される。ゲート電圧によりチャネルが形成されればソース領域とドレイン領域との間に電流が流れ、バイアス電圧を除去すればチャネルを通じた電流の流れがなくなるので、トランジスタの動作を実現することができ、このトランジスタは、半導体基板、ゲート絶縁膜、ゲート導体で構成されるので、これをMOSトランジスタという。
図1のMOSトランジスタ10は、狭チャネルトランジスタであって、そのチャネル幅W0が0.3μmと少なく、チャネル長さL0は0.13μmである。本発明者は、このような寸法と構造からなる図1のMOSトランジスタ10を基準に、これをNMOSトランジスタに実施した場合の駆動電流とPMOSトランジスタに実施した場合の駆動電流を各々100に置いて、トランジスタの構造と寸法を変更して駆動電流が最適に向上する構造を研究した。その結果、図2に示している構造と寸法が最も最適の駆動電流の向上を示し、PMOSトランジスタに対する性能向上とNMOSトランジスタの性能向上が共に達成できることを確認した。
すなわち、図2に示すように、本発明に係るトランジスタ20は、ソース領域24sとドレイン領域24dが双方ともチャネル幅方向に拡張されたソース付加活性領域27とドレイン付加活性領域29を含んでいる。この付加活性領域27、29によりトランジスタ20のチャネル幅その自体が増加しないようにするために、付加活性領域27、29の長さL1は基準トランジスタ(図1の10)のソース領域14sの長さ、または、ドレイン領域14dの長さLs/dより小さくする。ここで、L1とLs/dの差はデザインルールが許す限り最大にする。
付加活性領域27、29の各々は、ソース領域24sとドレイン領域24dと同一の不純物が拡散された領域であるので、付加活性領域27、29を作るために別途のマスクを使用する必要なしに、マスクのパターンのみ付加活性領域27、29に該当するパターンを含むように変更すればよい。すなわち、本発明の付加活性領域27、29を形成するために、半導体製造工程を変更したり新しい工程を導入する必要がない。単にマスクの形状を変えるだけである。
本発明の一実施例によれば、付加活性領域27、29の幅W1は0.35μmであり、長さL1は0.3μmである。すなわち、本発明に係る付加活性領域27、29は、その幅がトランジスタ20のチャネル幅より大きい。トランジスタ20のチャネル幅W0とチャネル長さL0は基準トランジスタ10と同一である。このような寸法を有する付加活性領域27、29を含むようにトランジスタの構造を変更する。これをNMOSトランジスタに適用した時に駆動電流が基準トランジスタ10に比べて107.27%として表れ、PMOSトランジスタに適用した時に駆動電流が103.31%として表れた。すなわち、基準トランジスタ10に比べて本発明のトランジスタ20は電流駆動能力がNMOSトランジスタとPMOSトランジスタの双方で103%以上となり、PMOSトランジスタとNMOSトランジスタの性能が同時に改善されることを確認することができた。
図2に示すように、本発明に係るトランジスタ20は、ソース領域24sとドレイン領域24dが形成された活性領域24がゲート導体22と交差し、ゲート導体22はゲート接続部23を介して外部と電気的に連結され、ソース領域24sはソース接続部27を介して、ドレイン領域24dはドレイン接続部25を介して外部と接続するように構成されたMOSトランジスタである。
図3は、本発明に係るトランジスタ20と対比される第1比較トランジスタの平面配置図である。
図3に示すように、第1比較トランジスタ30は、ソース領域34sとドレイン領域34dが形成された活性領域34がゲート導体32と交差し、ゲート導体32はゲート接続部33を介して外部と電気的に連結され、ソース領域34sはソース接続部37を介して外部と電気的に連結され、ドレイン領域34dはドレイン接続部35を介して外部と連結されるように構成されたMOSトランジスタである。
第1比較トランジスタ30は、ソース領域とドレイン領域のうち、いずれか一方のみに付加活性領域が形成される。図にはソース領域34sに付加活性領域37が追加されたものを例として表した。この付加活性領域37は、幅がW1であって、本発明に係るトランジスタ20の付加活性領域27、29とその幅が同一であり、長さもL1として同一としてある。このように、付加活性領域37の幅W1を0.35μmにし、チャネル幅と長さを基準トランジスタ10と同一にして、これをNMOSトランジスタに適用した時には第1比較トランジスタ30の駆動電流は基準トランジスタ10に比べて101.14%となり、PMOSトランジスタに適用した時には駆動電流が100.0%として基準トランジスタと差がない。
図4は、本発明に係るトランジスタ20と対比される第2比較トランジスタの平面配置図である。
図4に示すように、第2比較トランジスタ40は、ソース領域44sとドレイン領域44dが形成された活性領域44がゲート導体42と交差し、ゲート導体42はゲート接続部43を介して外部と電気的に連結され、ソース領域44sはソース接続部47を介して外部と電気的に連結され、ドレイン領域44dはドレイン接続部45を介して外部と電気的に連結されるように構成されたMOSトランジスタである。
第2比較トランジスタ40は、第1比較トランジスタ30と同様に、ソース領域とドレイン領域のうち、いずれか一方のみに付加活性領域が形成される。図にはソース領域44sに付加活性領域47を追加したものを例として表した。この付加活性領域47は幅がW2であって、本発明に係るトランジスタ20の付加活性領域27、29よりその幅を小さくしてある。付加活性領域47の長さは本発明のトランジスタ20とL1として同一である。このように、付加活性領域47の幅W2をW1より小さな0.3μmにし、チャネル幅と長さを基準トランジスタ10と同一にした。これをNMOSトランジスタに適用した時には第2比較トランジスタ40の駆動電流は基準トランジスタ10に比べて101.82%となり、PMOSトランジスタに適用した時には駆動電流が98.90%として基準トランジスタより小さくなった。
図5は、本発明に係るトランジスタ20と対比される第3比較トランジスタの平面配置図である。
図5に示すように、第3比較トランジスタ50は、基準トランジスタ10と同様に、ソース領域54sとドレイン領域54dが形成された活性領域54がゲート導体52と交差し、ゲート導体52はゲート接続部53を介して外部と電気的に連結され、ソース領域54sはソース接続部57を介して外部と電気的に連結され、ドレイン領域54dはドレイン接続部55を介して外部と電気的に連結されるように構成されたMOSトランジスタである。
第3比較トランジスタ50は、本発明のトランジスタ20と同様に、ソース領域54sとドレイン領域54dの双方に付加活性領域57、59が形成される。但し、付加活性領域57、59の幅がW2であって、本発明に係るトランジスタ20の付加活性領域27、29の幅W1より小さい。付加活性領域57、59の長さは、本発明のトランジスタ20とL1として同一である。このように、付加活性領域37の幅W2をW1より小さな0.3μmにし、チャネル幅と長さを基準トランジスタ10と同一にして、これをNMOSトランジスタに適用すると、第3比較トランジスタ50の駆動電流は基準トランジスタ10に比べて100.68%となり、PMOSトランジスタに適用した時には駆動電流が100.55%となる。基準トランジスタとあまり大きな差はないものの向上していることは事実である。
基準トランジスタ10と本発明のトランジスタ20及び第1〜第3比較トランジスタ30、40、50のチャネル幅と長さ、付加活性領域(27、29/37/47/57、59)の幅と長さ及び各トランジスタをNMOSトランジスタ、PMOSトランジスタに具現した場合の駆動電流を前記の実施例の寸法を基準にして対比すれば下記の表1の通りである。
前記表1から分かるように、本発明に係るトランジスタ20は、チャネルの幅と長さそれ自体は基準トランジスタ10と同一にして何らの構造変更を必要とせず、かつ、ドレイン領域とソース領域に付加活性領域27、29を追加する構造変更によってのみNMOSトランジスタとPMOSトランジスタの駆動電流を全て103%以上向上させることができる。NMOSに限っていえば、ソース領域とドレイン電極のいずれか一方に付加活性領域を加えるだけでも駆動電流を増加させることができる。
今まで本発明の具体的な具現例を図面を参照して説明したが、これは本発明が属する技術分野で通常の知識を有する者が本発明を容易に理解できるようにするためのものであり、発明の技術的範囲を制限するためのものではない。したがって、本発明の技術的範囲は特許請求範囲に記載された事項により定まり、図面を参照にして前述した具現例は本発明の技術的範囲内で変形または修正することができる。
12、22、32、42、52 ゲート導体
14、24、34、44、54 活性領域
13、23、33、43、53 ゲート接続部
15、25、35、45、55 ドレイン接続部
17、27、37、47、57 ソース接続部
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Claims (5)
- 幅がW0であり、長さがL0であるチャネルと、
前記チャネルの両側に形成されたソース領域とドレイン領域を含む活性領域と、
前記チャネルの上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成され、前記活性領域と交差するゲート導体と、
前記ソース領域に付加される活性領域であって、その幅が前記チャネル幅W0より大きい第1付加活性領域と、
前記ドレイン領域に付加される活性領域であって、その幅が前記チャネル幅W0より大きい第2付加活性領域と、
を含むことを特徴とするMOSトランジスタ。 - 前記活性領域にはN型不純物が存在することを特徴とする請求項1記載のMOSトランジスタ。
- 前記活性領域にはP型不純物が存在することを特徴とする請求項1記載のMOSトランジスタ。
- 前記第1付加活性領域と第2付加活性領域は、前記ソース領域とドレイン領域を形成する過程で同時に形成されることを特徴とする請求項1記載のMOSトランジスタ。
- 前記トランジスタは狭チャネルトランジスタであることを特徴とする請求項1記載のMOSトランジスタ。
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