JPH07226446A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07226446A JPH07226446A JP3768794A JP3768794A JPH07226446A JP H07226446 A JPH07226446 A JP H07226446A JP 3768794 A JP3768794 A JP 3768794A JP 3768794 A JP3768794 A JP 3768794A JP H07226446 A JPH07226446 A JP H07226446A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5692—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency read-only digital stores using storage elements with more than two stable states
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 チャネル幅を正確に制御することによりチャ
ネルコンダクタンスを変えることの出来る半導体装置を
提供する。 【構成】 半導体基板と、前記半導体基板主面に形成さ
れた第２導電型のソース／ドレイン領域４と、前記半導
体基板主面上に形成されたゲート絶縁膜と、前記ソース
／ドレイン領域上及びこのソース／ドレイン領域間の上
に前記ゲート絶縁膜を介して形成されたゲート電極３
と、前記ゲート電極のセルフアライメントによるイオン
注入及び熱拡散により形成され、前記ゲート電極下の前
記ソース／ドレイン領域間に形成されているチャネル領
域１０を間に挟む少なくとも一方に前記半導体基板の不
純物濃度より高濃度の不純物濃度を有する第１導電型不
純物拡散領域９とを備え、前記第１導電型不純物拡散領
域は、前記チャネル領域のチャネル幅を制限する。
ネルコンダクタンスを変えることの出来る半導体装置を
提供する。 【構成】 半導体基板と、前記半導体基板主面に形成さ
れた第２導電型のソース／ドレイン領域４と、前記半導
体基板主面上に形成されたゲート絶縁膜と、前記ソース
／ドレイン領域上及びこのソース／ドレイン領域間の上
に前記ゲート絶縁膜を介して形成されたゲート電極３
と、前記ゲート電極のセルフアライメントによるイオン
注入及び熱拡散により形成され、前記ゲート電極下の前
記ソース／ドレイン領域間に形成されているチャネル領
域１０を間に挟む少なくとも一方に前記半導体基板の不
純物濃度より高濃度の不純物濃度を有する第１導電型不
純物拡散領域９とを備え、前記第１導電型不純物拡散領
域は、前記チャネル領域のチャネル幅を制限する。
Description
【０００１】
【産業上の利用分野】本発明は、多値レベルデータを記
憶する多値ＲＯＭ(Read Only Memory)を備えた半導体装
置に関するものである。
憶する多値ＲＯＭ(Read Only Memory)を備えた半導体装
置に関するものである。
【０００２】
【従来の技術】従来、読み出し専用の半導体記憶装置で
あるマスクＲＯＭのメモリセルアレイは、ＭＯＳトラン
ジスタからなるメモリセルをマトリクス状に配置し、各
メモリセルのゲートを行方向に延びる複数のワード線に
接続すると共にソース／ドレイン拡散領域を列方向に延
びる複数のビット線に接続することにより構成されてい
る。図１２はその回路構成図である。メモリセルはマト
リクス状に配置されていてその各ゲートは複数のワード
線Ｗ１、Ｗ２、・・・に接続されている。また、各ソー
ス／ドレイン拡散領域は、複数のビット線Ｂ１、Ｂ２、
・・・に接続されている。そして、メモリセルにはデプ
レッション型トランジスタ（Ａ、Ｂ、Ｃ、Ｄ）及びエン
ハンスメント型トランジスタを用いている。いま、メモ
リセルＡのデータを読み出すとする。メモリセルＡが繋
がっているワード線Ｗ２を除いたすべてのワード線Ｗ
１、Ｗ３、Ｗ４を、例えば、５Ｖの高電圧にし、ワード
線Ｗ２は０Ｖにして、メモリセルＡが繋がっているビッ
ト線Ｂ１を、例えば、２Ｖに昇圧する。この時電流が流
れればメモリセルＡはデプレッション型トランジスタで
あると分かり、電流が流れなければエンハンスメント型
トランジスタであると分かる。この従来のマスクＲＯＭ
ではメモリセルトランジスタがデプレッション型かエン
ハンスメント型かによってデータの“０”と“１”とを
区別している。
あるマスクＲＯＭのメモリセルアレイは、ＭＯＳトラン
ジスタからなるメモリセルをマトリクス状に配置し、各
メモリセルのゲートを行方向に延びる複数のワード線に
接続すると共にソース／ドレイン拡散領域を列方向に延
びる複数のビット線に接続することにより構成されてい
る。図１２はその回路構成図である。メモリセルはマト
リクス状に配置されていてその各ゲートは複数のワード
線Ｗ１、Ｗ２、・・・に接続されている。また、各ソー
ス／ドレイン拡散領域は、複数のビット線Ｂ１、Ｂ２、
・・・に接続されている。そして、メモリセルにはデプ
レッション型トランジスタ（Ａ、Ｂ、Ｃ、Ｄ）及びエン
ハンスメント型トランジスタを用いている。いま、メモ
リセルＡのデータを読み出すとする。メモリセルＡが繋
がっているワード線Ｗ２を除いたすべてのワード線Ｗ
１、Ｗ３、Ｗ４を、例えば、５Ｖの高電圧にし、ワード
線Ｗ２は０Ｖにして、メモリセルＡが繋がっているビッ
ト線Ｂ１を、例えば、２Ｖに昇圧する。この時電流が流
れればメモリセルＡはデプレッション型トランジスタで
あると分かり、電流が流れなければエンハンスメント型
トランジスタであると分かる。この従来のマスクＲＯＭ
ではメモリセルトランジスタがデプレッション型かエン
ハンスメント型かによってデータの“０”と“１”とを
区別している。
【０００３】トランジスタをデプレッション型にするた
めにソース／ドレイン領域間のゲート電極下のチャネル
領域には適宜イオン注入をする。このしきい値制御用の
イオン注入を以下、ＲＯＭインプラという。この構造の
マスクＲＯＭでは、その大容量化が進んで、ビット線に
接続されるメモリセル数が増加するに伴ってビット線の
寄生容量が増して読み出し速度が遅くなってくる。そこ
でビット線の寄生容量を減少させて読み出し速度速度を
改善させたバンク式ＲＯＭが提案されている。これはビ
ット線を配線長の長い主ビット線と配線長の短い副ビッ
ト線とを分けてメモリセルを複数のバンクに収納し、前
記副ビット線にはバンクのメモリセルを接続している。
いずれにしてもこの様なＲＯＭでは、１メモリセルは
“０”又は“１”の１ビット分のデータしか記憶するこ
とができないので大容量のメモリを実現しようとすると
チップサイズが大きくなるという欠点があった。このよ
うな欠点を解決するために１つのメモリセルに２ビット
分以上のデータを記憶させることによってチップサイズ
の縮小を図る方式がある。この方式を多値ＲＯＭとい
う。多値ＲＯＭではメモリセルトランジスタのゲート長
やゲート幅を変えることによってチャネルコンダクタン
スを複数の所定の値に設定したり、あるいはＲＯＭイン
プラ量を変えることによってしきい値電圧を複数の値に
設定する方法がある。ＲＯＭインプラ量を変えるには複
数回のイオン注入を行う必要がある。
めにソース／ドレイン領域間のゲート電極下のチャネル
領域には適宜イオン注入をする。このしきい値制御用の
イオン注入を以下、ＲＯＭインプラという。この構造の
マスクＲＯＭでは、その大容量化が進んで、ビット線に
接続されるメモリセル数が増加するに伴ってビット線の
寄生容量が増して読み出し速度が遅くなってくる。そこ
でビット線の寄生容量を減少させて読み出し速度速度を
改善させたバンク式ＲＯＭが提案されている。これはビ
ット線を配線長の長い主ビット線と配線長の短い副ビッ
ト線とを分けてメモリセルを複数のバンクに収納し、前
記副ビット線にはバンクのメモリセルを接続している。
いずれにしてもこの様なＲＯＭでは、１メモリセルは
“０”又は“１”の１ビット分のデータしか記憶するこ
とができないので大容量のメモリを実現しようとすると
チップサイズが大きくなるという欠点があった。このよ
うな欠点を解決するために１つのメモリセルに２ビット
分以上のデータを記憶させることによってチップサイズ
の縮小を図る方式がある。この方式を多値ＲＯＭとい
う。多値ＲＯＭではメモリセルトランジスタのゲート長
やゲート幅を変えることによってチャネルコンダクタン
スを複数の所定の値に設定したり、あるいはＲＯＭイン
プラ量を変えることによってしきい値電圧を複数の値に
設定する方法がある。ＲＯＭインプラ量を変えるには複
数回のイオン注入を行う必要がある。
【０００４】図１３乃至図１５を参照してトランジスタ
のしきい値電圧を変える公知（特開平３−１８５７５８
号公報参照）の方法を説明する。図１３は、半導体基板
に形成されたトランジスタの平面図、図１４は、図１３
のＡ−Ａ′線に沿う部分の断面図、図１５は、トランジ
スタのゲート部分とフォトレジストのイオン注入用開口
部との重なり度合いのしきい値電圧依存性を示す特性図
である。例えば、ｐ型シリコン半導体基板１主面にソー
ス領域４１及びドレイン領域４２を間隔を開けて配置す
る。このソース／ドレイン領域間の上にゲート酸化膜２
０を介してゲート電極３０が形成されている。素子分離
領域にはフィールド酸化膜９０が形成されている。この
様なトランジスタに所定のしきい値電圧を持たせるため
に、トランジスタのゲート電極３０上に開口するマスク
パターン５０を持ったフォトマスク８０を半導体基板１
上に配置する。ただし、ゲート電極３０の長手方向（図
１３の左右の方向）におけるマスクパターン５０の端部
は、ソース／ドレイン領域４１、４２の端部から距離Ｘ
だけ離れている。半導体基板１上にはフォトレジスト７
０を形成し、このフォトレジスト７０にマスクパターン
５０に対応した形状のＲＯＭインプラ用開口６０を形成
する。そして、この開口６０に所定のＲＯＭインプラを
行うことによって、トランジスタのソース／ドレイン領
域４１、４２間のチャネル領域のイオン濃度を制御し、
しきい値電圧を所定の値に設定する。その大きさは前記
距離Ｘによって選定される。この方法では開口６０はす
べてのトランジスタに対して１回のフォトリソグラフィ
によって形成され、そして、これらのトランジスタに対
して同時にイオン注入を行うことができる。
のしきい値電圧を変える公知（特開平３−１８５７５８
号公報参照）の方法を説明する。図１３は、半導体基板
に形成されたトランジスタの平面図、図１４は、図１３
のＡ−Ａ′線に沿う部分の断面図、図１５は、トランジ
スタのゲート部分とフォトレジストのイオン注入用開口
部との重なり度合いのしきい値電圧依存性を示す特性図
である。例えば、ｐ型シリコン半導体基板１主面にソー
ス領域４１及びドレイン領域４２を間隔を開けて配置す
る。このソース／ドレイン領域間の上にゲート酸化膜２
０を介してゲート電極３０が形成されている。素子分離
領域にはフィールド酸化膜９０が形成されている。この
様なトランジスタに所定のしきい値電圧を持たせるため
に、トランジスタのゲート電極３０上に開口するマスク
パターン５０を持ったフォトマスク８０を半導体基板１
上に配置する。ただし、ゲート電極３０の長手方向（図
１３の左右の方向）におけるマスクパターン５０の端部
は、ソース／ドレイン領域４１、４２の端部から距離Ｘ
だけ離れている。半導体基板１上にはフォトレジスト７
０を形成し、このフォトレジスト７０にマスクパターン
５０に対応した形状のＲＯＭインプラ用開口６０を形成
する。そして、この開口６０に所定のＲＯＭインプラを
行うことによって、トランジスタのソース／ドレイン領
域４１、４２間のチャネル領域のイオン濃度を制御し、
しきい値電圧を所定の値に設定する。その大きさは前記
距離Ｘによって選定される。この方法では開口６０はす
べてのトランジスタに対して１回のフォトリソグラフィ
によって形成され、そして、これらのトランジスタに対
して同時にイオン注入を行うことができる。
【０００５】
【発明が解決しようとする課題】以上の様に、例えば、
しきい値電圧を０．５Ｖ、２．３Ｖ、４．１Ｖ、５．９
Ｖとして４状態を設定すると電圧マージンは１．８Ｖに
なる。しかし、現状ではフォトレジストの合わせずれが
約０．２μｍもあるので、これに応じて距離Ｘが０．２
μｍずれると、しきい値電圧は、最悪で約２．５Ｖもず
れてしまう。この方式で実効的チャネル幅を変えて４状
態を作る場合、マスクの合わせずれによるチャネル幅変
動の影響が無視できる程度に十分大きな初期Ｗ、例え
ば、Ｗ／４>>０．２μｍを満足するＷを持っていなけれ
ばならず、そのためセル自体が大きくなっていた。この
ように従来の多値ＲＯＭは、小さいセルで実現しようと
すると、フォトレジストの合わせずれによりチャネル幅
がばらつき、チャネルコンダクタンスｇmが変化してし
まい、しきい値電圧がばらつくという問題があった。し
たがって、従来多値ＲＯＭによって高集積化、大容量化
を目指すことは困難であった。
しきい値電圧を０．５Ｖ、２．３Ｖ、４．１Ｖ、５．９
Ｖとして４状態を設定すると電圧マージンは１．８Ｖに
なる。しかし、現状ではフォトレジストの合わせずれが
約０．２μｍもあるので、これに応じて距離Ｘが０．２
μｍずれると、しきい値電圧は、最悪で約２．５Ｖもず
れてしまう。この方式で実効的チャネル幅を変えて４状
態を作る場合、マスクの合わせずれによるチャネル幅変
動の影響が無視できる程度に十分大きな初期Ｗ、例え
ば、Ｗ／４>>０．２μｍを満足するＷを持っていなけれ
ばならず、そのためセル自体が大きくなっていた。この
ように従来の多値ＲＯＭは、小さいセルで実現しようと
すると、フォトレジストの合わせずれによりチャネル幅
がばらつき、チャネルコンダクタンスｇmが変化してし
まい、しきい値電圧がばらつくという問題があった。し
たがって、従来多値ＲＯＭによって高集積化、大容量化
を目指すことは困難であった。
【０００６】本発明は、この様な事情によりなされたも
のであり、チャネル幅を正確に制御することによりチャ
ネルコンダクタンスを変えることの出来る半導体装置を
提供することを第１の目的にしている。さらに、フォト
レジストの合わせずれがあってもチャネル幅を正確に変
えてチャネルコンダクタンスを変化させ、また、しきい
値電圧も変えることも合わせて複数の読み出し状態を作
ることの出来る多値ＲＯＭを備えた半導体装置及びその
製造方法を提供することを第２及び第３の目的にしてい
る。
のであり、チャネル幅を正確に制御することによりチャ
ネルコンダクタンスを変えることの出来る半導体装置を
提供することを第１の目的にしている。さらに、フォト
レジストの合わせずれがあってもチャネル幅を正確に変
えてチャネルコンダクタンスを変化させ、また、しきい
値電圧も変えることも合わせて複数の読み出し状態を作
ることの出来る多値ＲＯＭを備えた半導体装置及びその
製造方法を提供することを第２及び第３の目的にしてい
る。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、前記半導体基板主面に形成された第２導
電型のソース／ドレイン領域と、前記半導体基板主面上
に形成されたゲート絶縁膜と、前記ソース／ドレイン領
域上及びこのソース／ドレイン領域間の上に前記ゲート
絶縁膜を介して形成されたゲート電極と、前記ゲート電
極のセルフアライメントによるイオン注入及び熱拡散に
より形成され、前記ゲート電極下の前記ソース／ドレイ
ン領域間に形成されているチャネル領域を間に挟む少な
くとも一方に前記半導体基板の不純物濃度より高濃度の
不純物濃度を有する第１導電型不純物拡散領域とを備
え、前記第１導電型不純物拡散領域は、前記チャネル領
域のチャネル幅を制限することを第１の特徴としてい
る。また、半導体基板と、前記半導体基板主面に形成さ
れ、実質的に同一方向に配置された複数の長尺状の第２
導電型不純物拡散領域と、前記半導体基板主面に形成さ
れたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半
導体基板主面上に、前記第２導電型不純物拡散領域と交
差するように形成された複数の長尺状のゲート電極と、
前記複数の長尺状のゲート電極の内の任意のゲート電極
と交差する任意の隣接する１対の第２導電型不純物拡散
領域間に存在し、前記任意のゲート電極を挟む少なくと
も一方に前記半導体基板の不純物濃度より不純物濃度が
高い１対の第１導電型不純物拡散領域とを備え、前記複
数のゲート電極の内の１つと交差する１対の前記第２導
電型不純物拡散領域をソース／ドレイン領域とし、この
ソース／ドレイン領域間をチャネル領域として１メモリ
セルを構成することによって複数のメモリセルをマトリ
クス状に配置し、前記第１導電型不純物拡散領域は、こ
の領域が形成されているメモリセルのチャネル幅を制御
し、前記複数のメモリセルは、それぞれ所定のしきい値
電圧を有していることを第２の特徴としている。前記複
数のメモリセルは、前記第１導電型不純物拡散領域を備
えたメモリセルとこの不純物拡散領域を備えていないメ
モリセルとを有し、また、高いしきい値電圧を備えたメ
モリセルと低いしきい値電圧を備えたメモリセルを有し
ていることを特徴としている。
半導体基板と、前記半導体基板主面に形成された第２導
電型のソース／ドレイン領域と、前記半導体基板主面上
に形成されたゲート絶縁膜と、前記ソース／ドレイン領
域上及びこのソース／ドレイン領域間の上に前記ゲート
絶縁膜を介して形成されたゲート電極と、前記ゲート電
極のセルフアライメントによるイオン注入及び熱拡散に
より形成され、前記ゲート電極下の前記ソース／ドレイ
ン領域間に形成されているチャネル領域を間に挟む少な
くとも一方に前記半導体基板の不純物濃度より高濃度の
不純物濃度を有する第１導電型不純物拡散領域とを備
え、前記第１導電型不純物拡散領域は、前記チャネル領
域のチャネル幅を制限することを第１の特徴としてい
る。また、半導体基板と、前記半導体基板主面に形成さ
れ、実質的に同一方向に配置された複数の長尺状の第２
導電型不純物拡散領域と、前記半導体基板主面に形成さ
れたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半
導体基板主面上に、前記第２導電型不純物拡散領域と交
差するように形成された複数の長尺状のゲート電極と、
前記複数の長尺状のゲート電極の内の任意のゲート電極
と交差する任意の隣接する１対の第２導電型不純物拡散
領域間に存在し、前記任意のゲート電極を挟む少なくと
も一方に前記半導体基板の不純物濃度より不純物濃度が
高い１対の第１導電型不純物拡散領域とを備え、前記複
数のゲート電極の内の１つと交差する１対の前記第２導
電型不純物拡散領域をソース／ドレイン領域とし、この
ソース／ドレイン領域間をチャネル領域として１メモリ
セルを構成することによって複数のメモリセルをマトリ
クス状に配置し、前記第１導電型不純物拡散領域は、こ
の領域が形成されているメモリセルのチャネル幅を制御
し、前記複数のメモリセルは、それぞれ所定のしきい値
電圧を有していることを第２の特徴としている。前記複
数のメモリセルは、前記第１導電型不純物拡散領域を備
えたメモリセルとこの不純物拡散領域を備えていないメ
モリセルとを有し、また、高いしきい値電圧を備えたメ
モリセルと低いしきい値電圧を備えたメモリセルを有し
ていることを特徴としている。
【０００８】本発明の半導体装置の製造方法は、半導体
基板主面に、実質的に同一方向に配置された複数の長尺
状の第２導電型不純物拡散領域を形成する工程と、前記
半導体基板主面にゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜を介して前記半導体基板主面上に、前記第
２導電型不純物拡散領域と交差する複数の長尺状のゲー
ト電極を形成する工程と、前記複数の長尺状のゲート電
極の内の任意のゲート電極と交差する任意の隣接する１
対の第２導電型不純物拡散領域間に存在し、前記任意の
ゲート電極を挟んで対向する前記半導体基板の不純物濃
度より不純物濃度が高い第１導電型不純物拡散領域を形
成する工程とを備え、前記複数のゲート電極の内の１つ
と交差する１対の前記第２導電型不純物拡散領域をソー
ス／ドレイン領域とし、このソース／ドレイン領域間を
チャネル領域として１メモリセルを構成することによっ
て複数のメモリセルをマトリクス状に配置し、前記第１
導電型不純物拡散領域は、この領域が形成されているメ
モリセルのチャネル幅を制御し、前記複数のメモリセル
は、それぞれ所定のしきい値電圧を有していることを特
徴としている。前記第１導電型不純物拡散領域は、前記
複数のメモリセルの内の所定のメモリセルに形成して、
前記所定のメモリセルのチャネル幅を小さくし、また、
前記複数のメモリセルの内の所定のメモリセルのチャネ
ル領域に不純物をイオン注入することによって、高いし
きい値電圧を備えたメモリセルと低いしきい値電圧を備
えたメモリセルを形成することを特徴としている。
基板主面に、実質的に同一方向に配置された複数の長尺
状の第２導電型不純物拡散領域を形成する工程と、前記
半導体基板主面にゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜を介して前記半導体基板主面上に、前記第
２導電型不純物拡散領域と交差する複数の長尺状のゲー
ト電極を形成する工程と、前記複数の長尺状のゲート電
極の内の任意のゲート電極と交差する任意の隣接する１
対の第２導電型不純物拡散領域間に存在し、前記任意の
ゲート電極を挟んで対向する前記半導体基板の不純物濃
度より不純物濃度が高い第１導電型不純物拡散領域を形
成する工程とを備え、前記複数のゲート電極の内の１つ
と交差する１対の前記第２導電型不純物拡散領域をソー
ス／ドレイン領域とし、このソース／ドレイン領域間を
チャネル領域として１メモリセルを構成することによっ
て複数のメモリセルをマトリクス状に配置し、前記第１
導電型不純物拡散領域は、この領域が形成されているメ
モリセルのチャネル幅を制御し、前記複数のメモリセル
は、それぞれ所定のしきい値電圧を有していることを特
徴としている。前記第１導電型不純物拡散領域は、前記
複数のメモリセルの内の所定のメモリセルに形成して、
前記所定のメモリセルのチャネル幅を小さくし、また、
前記複数のメモリセルの内の所定のメモリセルのチャネ
ル領域に不純物をイオン注入することによって、高いし
きい値電圧を備えたメモリセルと低いしきい値電圧を備
えたメモリセルを形成することを特徴としている。
【０００９】
【作用】第２導電型、例えば、ｐ型の不純物拡散領域を
用いてチャネル幅を制御することにより、第１導電型、
例えば、ｎ型のソース／ドレイン領域を備えた半導体装
置のチャネルコンダクタンスを正確に変えることができ
る。また、フォトレジストの合わせずれがあってもチャ
ネル幅を正確に変えてチャネルコンダクタンスを変化さ
せ、また、所定量の不純物のイオン注入によりしきい値
電圧を変えることも合わせて複数の読み出し状態を正確
に作ることが出来る。
用いてチャネル幅を制御することにより、第１導電型、
例えば、ｎ型のソース／ドレイン領域を備えた半導体装
置のチャネルコンダクタンスを正確に変えることができ
る。また、フォトレジストの合わせずれがあってもチャ
ネル幅を正確に変えてチャネルコンダクタンスを変化さ
せ、また、所定量の不純物のイオン注入によりしきい値
電圧を変えることも合わせて複数の読み出し状態を正確
に作ることが出来る。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１乃至図３を参照してＮＯＲ型ＲＯＭを
有する半導体装置のトランジスタを第１の実施例として
説明する。図１は、半導体基板に形成されたトランジス
タの平面図、図２は、図１のＡ−Ａ′線及びＢ−Ｂ′線
に沿う部分の断面図、図３は、Ｃ−Ｃ′線及びＤ−Ｄ′
線に沿う部分の断面図である。この発明のトランジスタ
は、半導体基板にチャネル幅を制限する不純物拡散領域
を備えていることに特徴がある。前述した公知の技術と
同様にｐ型シリコン半導体基板１を用いる。勿論、本発
明においては、ｎ型の半導体基板を用いることも可能で
ある。また、半導体基板１の主面には１対のｎ＋型不純
物拡散領域４が形成されている。この１対の不純物拡散
領域４は、ほぼ平行に配置されており、トランジスタの
ソース／ドレイン領域４として用いられる。また、半導
体基板１主面には、シリコン酸化膜からなるゲート絶縁
膜２が形成されている。そして、ソース／ドレイン領域
４に交差するようにこの主面上にゲート絶縁膜２を介し
て、例えば、ポリシリコンからなるゲート電極３が形成
されている。
する。まず、図１乃至図３を参照してＮＯＲ型ＲＯＭを
有する半導体装置のトランジスタを第１の実施例として
説明する。図１は、半導体基板に形成されたトランジス
タの平面図、図２は、図１のＡ−Ａ′線及びＢ−Ｂ′線
に沿う部分の断面図、図３は、Ｃ−Ｃ′線及びＤ−Ｄ′
線に沿う部分の断面図である。この発明のトランジスタ
は、半導体基板にチャネル幅を制限する不純物拡散領域
を備えていることに特徴がある。前述した公知の技術と
同様にｐ型シリコン半導体基板１を用いる。勿論、本発
明においては、ｎ型の半導体基板を用いることも可能で
ある。また、半導体基板１の主面には１対のｎ＋型不純
物拡散領域４が形成されている。この１対の不純物拡散
領域４は、ほぼ平行に配置されており、トランジスタの
ソース／ドレイン領域４として用いられる。また、半導
体基板１主面には、シリコン酸化膜からなるゲート絶縁
膜２が形成されている。そして、ソース／ドレイン領域
４に交差するようにこの主面上にゲート絶縁膜２を介し
て、例えば、ポリシリコンからなるゲート電極３が形成
されている。
【００１１】ソース／ドレイン領域４間の前記ゲート電
極３下には、チャネル領域１０が存在している。チャネ
ル領域１０には、トランジスタのしきい値電圧を所定の
値に設定するために必要に応じて不純物のイオン注入
（ＲＯＭインプラ）を行う。このソース／ドレイン領域
４の間のチャネル領域１０を挟んで１対のｐ型不純物拡
散領域９が主面のソース／ドレイン領域４間に形成され
ている。このｐ型不純物拡散領域９は、半導体基板１の
不純物濃度より高濃度であり、チャネル領域１０の実効
的チャネル幅（Ｗeff ）を小さくしている。図２（ａ）
のように、このｐ型不純物拡散領域９が存在しないと、
実効的チャネル幅は、Ｗeff1であるのに、ｐ型不純物拡
散領域９が形成されることによって、Ｗeff2に減少す
る。この様に実効的チャネル幅が小さくなることによっ
てトランジスタのチャネルコンダクタンスが減少する。
図１に示された鎖線の領域Ｅは、このトランジスタの領
域を示している。
極３下には、チャネル領域１０が存在している。チャネ
ル領域１０には、トランジスタのしきい値電圧を所定の
値に設定するために必要に応じて不純物のイオン注入
（ＲＯＭインプラ）を行う。このソース／ドレイン領域
４の間のチャネル領域１０を挟んで１対のｐ型不純物拡
散領域９が主面のソース／ドレイン領域４間に形成され
ている。このｐ型不純物拡散領域９は、半導体基板１の
不純物濃度より高濃度であり、チャネル領域１０の実効
的チャネル幅（Ｗeff ）を小さくしている。図２（ａ）
のように、このｐ型不純物拡散領域９が存在しないと、
実効的チャネル幅は、Ｗeff1であるのに、ｐ型不純物拡
散領域９が形成されることによって、Ｗeff2に減少す
る。この様に実効的チャネル幅が小さくなることによっ
てトランジスタのチャネルコンダクタンスが減少する。
図１に示された鎖線の領域Ｅは、このトランジスタの領
域を示している。
【００１２】次に、図４乃至図１１を参照して第２の実
施例である前記半導体基板に形成されたＮＯＲ型ＲＯＭ
のメモリセルアレイを説明する。前記トランジスタは、
このメモリセルアレイのメモリセルを構成している。図
４は、メモリセルアレイが形成された半導体基板の平面
図、図５及び図８は、図４のメモリセルアレイの製造工
程平面図、図６は、図５のＦ−Ｆ′線に沿う部分の断面
図、図７は、図５のＥ−Ｅ′線に沿う部分の断面図、図
９は、図８のＦ−Ｆ′線に沿う部分の断面図、図１０
は、図８のＥ−Ｅ′線に沿う部分の断面図、図１１は、
図４のメモリセルの特性を示す電流−電圧特性図であ
る。図４において、ｐ型シリコン半導体基板１の主面に
は、複数の直線状のｎ＋不純物拡散領域４が形成されて
いる。また、この主面上には、例えば、シリコン酸化膜
などからなるゲート絶縁膜２が形成されている。さら
に、半導体基板１上には前記ゲート絶縁膜２を介してポ
リシリコンなどの複数のゲート電極３が前記ｎ＋不純物
拡散領域４に交差するように形成されている。隣接する
任意のゲート電極３下の隣接する１対の不純物拡散領域
４をソース／ドレイン領域４とし、そのソース／ドレイ
ン領域４間をチャネル領域として１メモリセルを構成す
る。半導体基板１にはこのようなメモリセル（Ａ、Ｂ、
Ｃ、Ｄ、・・・）が複数マトリクス状に形成されてい
る。
施例である前記半導体基板に形成されたＮＯＲ型ＲＯＭ
のメモリセルアレイを説明する。前記トランジスタは、
このメモリセルアレイのメモリセルを構成している。図
４は、メモリセルアレイが形成された半導体基板の平面
図、図５及び図８は、図４のメモリセルアレイの製造工
程平面図、図６は、図５のＦ−Ｆ′線に沿う部分の断面
図、図７は、図５のＥ−Ｅ′線に沿う部分の断面図、図
９は、図８のＦ−Ｆ′線に沿う部分の断面図、図１０
は、図８のＥ−Ｅ′線に沿う部分の断面図、図１１は、
図４のメモリセルの特性を示す電流−電圧特性図であ
る。図４において、ｐ型シリコン半導体基板１の主面に
は、複数の直線状のｎ＋不純物拡散領域４が形成されて
いる。また、この主面上には、例えば、シリコン酸化膜
などからなるゲート絶縁膜２が形成されている。さら
に、半導体基板１上には前記ゲート絶縁膜２を介してポ
リシリコンなどの複数のゲート電極３が前記ｎ＋不純物
拡散領域４に交差するように形成されている。隣接する
任意のゲート電極３下の隣接する１対の不純物拡散領域
４をソース／ドレイン領域４とし、そのソース／ドレイ
ン領域４間をチャネル領域として１メモリセルを構成す
る。半導体基板１にはこのようなメモリセル（Ａ、Ｂ、
Ｃ、Ｄ、・・・）が複数マトリクス状に形成されてい
る。
【００１３】このメモリセルアレイの配線構造は図１２
に示す従来のマスクＲＯＭの配線と同じ構造を有してい
る。この実施例における多値ＲＯＭは、メモリセルのチ
ャネル幅Ｗeff （図１参照）を変えてチャネルコンダク
タンスσm を変化させるとともにしきい値電圧を変化さ
せて１つのセルに２ビットの情報を記録できるようにな
っている。この４状態を維持するためにメモリセルにＲ
ＯＭインプラを行ってしきい値電圧Ｖthを変えている。
メモリセルＣ、Ｄは、ＲＯＭインプラが打込まれてしき
い値電圧がＶth2 となり、ＲＯＭインプラを行わないメ
モリセルＡ、Ｂのしきい値電圧（Ｖth1 ）とは異なって
いる（図１１）。また、この実施例の複数のメモリセル
は２つのチャネル幅Ｗeff1及びＷeff2のいずれかを有し
ている。このチャネル幅を変えるには半導体基板１に形
成されたｐ型不純物拡散領域９をチャネル領域１０中に
まで延長して形成する。このようにすることによってチ
ャネル領域１０の実質的なチャネル幅が変化する。例え
ば、メモリセルＢ、Ｃは、実質的なチャネル幅が従来Ｗ
eff1で有ったものが、ｐ型不純物拡散領域９を形成する
ことによってＷeff2になり、狭くなっている。
に示す従来のマスクＲＯＭの配線と同じ構造を有してい
る。この実施例における多値ＲＯＭは、メモリセルのチ
ャネル幅Ｗeff （図１参照）を変えてチャネルコンダク
タンスσm を変化させるとともにしきい値電圧を変化さ
せて１つのセルに２ビットの情報を記録できるようにな
っている。この４状態を維持するためにメモリセルにＲ
ＯＭインプラを行ってしきい値電圧Ｖthを変えている。
メモリセルＣ、Ｄは、ＲＯＭインプラが打込まれてしき
い値電圧がＶth2 となり、ＲＯＭインプラを行わないメ
モリセルＡ、Ｂのしきい値電圧（Ｖth1 ）とは異なって
いる（図１１）。また、この実施例の複数のメモリセル
は２つのチャネル幅Ｗeff1及びＷeff2のいずれかを有し
ている。このチャネル幅を変えるには半導体基板１に形
成されたｐ型不純物拡散領域９をチャネル領域１０中に
まで延長して形成する。このようにすることによってチ
ャネル領域１０の実質的なチャネル幅が変化する。例え
ば、メモリセルＢ、Ｃは、実質的なチャネル幅が従来Ｗ
eff1で有ったものが、ｐ型不純物拡散領域９を形成する
ことによってＷeff2になり、狭くなっている。
【００１４】このように、各メモリセルは、しきい値電
圧の高いもの（Ｃ、Ｄ）と低いもの（Ａ、Ｂ）が有り、
また、実質的なチャネル幅の広いもの（Ａ、Ｄ）と狭い
もの（Ｂ、Ｃ）とが有り、これらを組合わせることによ
って、メモリの４つの状態を形成することができる。メ
モリセルＡ、Ｂ、Ｃ、Ｄは、それぞれ４つの異なるメモ
リ値を備えている（図１１参照）。
圧の高いもの（Ｃ、Ｄ）と低いもの（Ａ、Ｂ）が有り、
また、実質的なチャネル幅の広いもの（Ａ、Ｄ）と狭い
もの（Ｂ、Ｃ）とが有り、これらを組合わせることによ
って、メモリの４つの状態を形成することができる。メ
モリセルＡ、Ｂ、Ｃ、Ｄは、それぞれ４つの異なるメモ
リ値を備えている（図１１参照）。
【００１５】次に、図５乃至図１０を参照して前述のメ
モリセルアレイを形成する工程を説明する。ｐ型シリコ
ン半導体基板１上に厚さ約２０ｎｍのシリコン酸化膜２
を形成し、その上に、例えば、ＣＶＤ(Chemical Vapour
Deposition)により厚さ４００ｎｍのポリシリコンのゲ
ート電極３を形成する。ゲート電極３は、リン拡散によ
りｎ型にドープしておく。次に、第２導電型である、例
えば、ｎ型の不純物拡散領域４は、イオン注入量３×１
０15ｃｍ-2の砒素により形成する。また、シリコン半導
体基板１の全面に反転防止のために低加速の４０ｋｅＶ
程度で５×１０12〜１×１０13ｃｍ-2程度イオン注入し
ておく。
モリセルアレイを形成する工程を説明する。ｐ型シリコ
ン半導体基板１上に厚さ約２０ｎｍのシリコン酸化膜２
を形成し、その上に、例えば、ＣＶＤ(Chemical Vapour
Deposition)により厚さ４００ｎｍのポリシリコンのゲ
ート電極３を形成する。ゲート電極３は、リン拡散によ
りｎ型にドープしておく。次に、第２導電型である、例
えば、ｎ型の不純物拡散領域４は、イオン注入量３×１
０15ｃｍ-2の砒素により形成する。また、シリコン半導
体基板１の全面に反転防止のために低加速の４０ｋｅＶ
程度で５×１０12〜１×１０13ｃｍ-2程度イオン注入し
ておく。
【００１６】次に、半導体基板１上に形成されたメモリ
セルアレイの所定のメモリセルのしきい値電圧を変える
ための不純物のイオン注入（ＲＯＭインプラ）工程を説
明する。半導体基板１主面には前述の様にソース／ドレ
イン領域となるｎ型不純物拡散領域４がストライプ状に
ほぼ等間隔に配置されている。そして、この主面上には
シリコン酸化膜２が形成されており、このシリコン酸化
膜２上にポリシリコンのゲート電極３がストライプ状に
ほぼ等間隔に配置されている。ゲート電極３はｎ型不純
物拡散領域４とほぼ直角に交差している。この半導体基
板１主面全面にフォトレジスト５を塗布し、第１のデー
タ形成用マスクを用いてパターニングして所定のメモリ
セル（Ｃ、Ｄ）を露出する開口部５１を形成する（図
５）。次に、ボロン６を１６０ｋｅＶ、１×１０13〜１
×１０14ｃｍ-2でイオン注入する。その結果メモリセル
Ｃ、Ｄのチャネル領域には、ＲＯＭインプラが打込まれ
る。ゲート電極３に打込まれるイオンは、ゲート電極３
の下の半導体基板１表面領域に達するが、半導体基板１
表面に直接打込まれるイオンは、半導体基板１の中に深
く（約０．５μｍ以上）打込まれるので、後工程の熱処
理によっても、しきい値電圧及びチャネル幅に影響を与
える作用を奏することは無い（図６、図７）。
セルアレイの所定のメモリセルのしきい値電圧を変える
ための不純物のイオン注入（ＲＯＭインプラ）工程を説
明する。半導体基板１主面には前述の様にソース／ドレ
イン領域となるｎ型不純物拡散領域４がストライプ状に
ほぼ等間隔に配置されている。そして、この主面上には
シリコン酸化膜２が形成されており、このシリコン酸化
膜２上にポリシリコンのゲート電極３がストライプ状に
ほぼ等間隔に配置されている。ゲート電極３はｎ型不純
物拡散領域４とほぼ直角に交差している。この半導体基
板１主面全面にフォトレジスト５を塗布し、第１のデー
タ形成用マスクを用いてパターニングして所定のメモリ
セル（Ｃ、Ｄ）を露出する開口部５１を形成する（図
５）。次に、ボロン６を１６０ｋｅＶ、１×１０13〜１
×１０14ｃｍ-2でイオン注入する。その結果メモリセル
Ｃ、Ｄのチャネル領域には、ＲＯＭインプラが打込まれ
る。ゲート電極３に打込まれるイオンは、ゲート電極３
の下の半導体基板１表面領域に達するが、半導体基板１
表面に直接打込まれるイオンは、半導体基板１の中に深
く（約０．５μｍ以上）打込まれるので、後工程の熱処
理によっても、しきい値電圧及びチャネル幅に影響を与
える作用を奏することは無い（図６、図７）。
【００１７】ＲＯＭインプラが終わってから、フォトレ
ジスト５を剥離除去する。そして、新たに、半導体基板
１主面全面にフォトレジスト７を塗布し、第２のデータ
形成用マスクを用いてパターニングして所定のメモリセ
ル（Ｂ、Ｃ）を露出する開口部７１を形成する（図
８）。そして、このフォトレジスト７を介してボロン８
を開口部７１から半導体基板１内部にイオン注入する。
低加速電圧（４０ｋｅＶ）でイオン注入するため、ボロ
ンイオンは、ゲート電極３を通過することが出来ない
で、ゲート電極３の両サイドの半導体基板１の表面領域
に注入される。次に、半導体基板１を約９００〜９５０
℃で、約１時間熱処理を行う。この熱処理によって、ボ
ロンイオンはシリコン半導体基板１の横方向に拡散し、
ゲート電極３下のチャネル領域に延在するｐ＋不純物拡
散領域９を形成し、その結果、チャネル領域の１部がｐ
＋不純物拡散領域９に置き代わるので、その実効チャネ
ル幅Ｗeff を小さくすることができる。この実施例の場
合、メモリセルＡ、Ｄの様にボロンのイオン注入が無い
ときは、ｐ＋不純物拡散領域９が形成されないので、メ
モリセルの実効チャネル幅（Ｗeff1）は、例えば、０．
５μｍである。しかし、メモリセルＢ、Ｃのように、ボ
ロンのイオン注入があるときは、ゲート電極３下のチャ
ネル領域に延在するｐ＋不純物拡散領域９の存在によっ
て、メモリセルの実効チャネル幅（Ｗeff2）は、０．２
５μｍ程度になる。
ジスト５を剥離除去する。そして、新たに、半導体基板
１主面全面にフォトレジスト７を塗布し、第２のデータ
形成用マスクを用いてパターニングして所定のメモリセ
ル（Ｂ、Ｃ）を露出する開口部７１を形成する（図
８）。そして、このフォトレジスト７を介してボロン８
を開口部７１から半導体基板１内部にイオン注入する。
低加速電圧（４０ｋｅＶ）でイオン注入するため、ボロ
ンイオンは、ゲート電極３を通過することが出来ない
で、ゲート電極３の両サイドの半導体基板１の表面領域
に注入される。次に、半導体基板１を約９００〜９５０
℃で、約１時間熱処理を行う。この熱処理によって、ボ
ロンイオンはシリコン半導体基板１の横方向に拡散し、
ゲート電極３下のチャネル領域に延在するｐ＋不純物拡
散領域９を形成し、その結果、チャネル領域の１部がｐ
＋不純物拡散領域９に置き代わるので、その実効チャネ
ル幅Ｗeff を小さくすることができる。この実施例の場
合、メモリセルＡ、Ｄの様にボロンのイオン注入が無い
ときは、ｐ＋不純物拡散領域９が形成されないので、メ
モリセルの実効チャネル幅（Ｗeff1）は、例えば、０．
５μｍである。しかし、メモリセルＢ、Ｃのように、ボ
ロンのイオン注入があるときは、ゲート電極３下のチャ
ネル領域に延在するｐ＋不純物拡散領域９の存在によっ
て、メモリセルの実効チャネル幅（Ｗeff2）は、０．２
５μｍ程度になる。
【００１８】この様に、図のメモリセルアレイのメモリ
セルは、２つのしきい値電圧と、２つのチャネル幅を適
宜組合わせることによって４つのメモリ状態を選択する
ことができる。メモリセルＡは、低いしきい値電圧Ｖth
1 と広いチャネル幅Ｗeff1を持っていて第１の電流−電
圧特性線（１）に従う特性を有しており、メモリセルＢ
は、低いしきい値電圧Ｖth1 と狭いチャネル幅Ｗeff2を
持っていて第２の電流−電圧特性線（２）に従う特性を
有しており、メモリセルＤは、高いしきい値電圧Ｖth2
と広いチャネル幅Ｗeff1を持っていて第３の電流−電圧
特性線（３）を有しており、メモリセルＣは、高いしき
い値電圧Ｖth2 と狭いチャネル幅Ｗeff2を持っていて第
４の電流−電圧特性線（４）に従う特性を有している
（図１１参照）。
セルは、２つのしきい値電圧と、２つのチャネル幅を適
宜組合わせることによって４つのメモリ状態を選択する
ことができる。メモリセルＡは、低いしきい値電圧Ｖth
1 と広いチャネル幅Ｗeff1を持っていて第１の電流−電
圧特性線（１）に従う特性を有しており、メモリセルＢ
は、低いしきい値電圧Ｖth1 と狭いチャネル幅Ｗeff2を
持っていて第２の電流−電圧特性線（２）に従う特性を
有しており、メモリセルＤは、高いしきい値電圧Ｖth2
と広いチャネル幅Ｗeff1を持っていて第３の電流−電圧
特性線（３）を有しており、メモリセルＣは、高いしき
い値電圧Ｖth2 と狭いチャネル幅Ｗeff2を持っていて第
４の電流−電圧特性線（４）に従う特性を有している
（図１１参照）。
【００１９】実施例では、ＮＯＲ型トランジスタを例に
取り上げたが、ＮＡＮＤ型トランジスタにも適用するこ
とができる。また、チャネル幅を変えて４状態を作るこ
とができ、しきい値電圧を変えて２状態を作ることがで
きる。そこで、２つの方法を組合わせれば、８状態を作
ることができ、１メモリセルが３ビットの情報を記憶す
ることができる。また、１メモリセルに３ビットの情報
を記憶する場合において、チャネル幅を変えて２状態を
作り、しきい値電圧を変えて４状態を作り、これらから
８状態を作ることが可能である。さらに、前記実施例で
は、ｐ型シリコン半導体基板を用いたが、本発明は、勿
論これに限定されず、ｎ型のシリコン半導体基板を用い
ることもできる。
取り上げたが、ＮＡＮＤ型トランジスタにも適用するこ
とができる。また、チャネル幅を変えて４状態を作るこ
とができ、しきい値電圧を変えて２状態を作ることがで
きる。そこで、２つの方法を組合わせれば、８状態を作
ることができ、１メモリセルが３ビットの情報を記憶す
ることができる。また、１メモリセルに３ビットの情報
を記憶する場合において、チャネル幅を変えて２状態を
作り、しきい値電圧を変えて４状態を作り、これらから
８状態を作ることが可能である。さらに、前記実施例で
は、ｐ型シリコン半導体基板を用いたが、本発明は、勿
論これに限定されず、ｎ型のシリコン半導体基板を用い
ることもできる。
【００２０】
【発明の効果】本発明は、以上の様な構成により、半導
体基板に形成される不純物拡散領域によってチャネル幅
を正確に制御することによりチャネルコンダクタンスを
容易に変えることの出来る半導体装置を提供する。さら
に、フォトレジストの合わせずれがあってもチャネル幅
を正確に変えてチャネルコンダクタンスを変化させ、ま
た、しきい値電圧も変えることを合わせて複数の読み出
し状態を作ることの出来る多値ＲＯＭを備えた半導体装
置及びその製造方法を提供する。
体基板に形成される不純物拡散領域によってチャネル幅
を正確に制御することによりチャネルコンダクタンスを
容易に変えることの出来る半導体装置を提供する。さら
に、フォトレジストの合わせずれがあってもチャネル幅
を正確に変えてチャネルコンダクタンスを変化させ、ま
た、しきい値電圧も変えることを合わせて複数の読み出
し状態を作ることの出来る多値ＲＯＭを備えた半導体装
置及びその製造方法を提供する。
【図１】本発明の第１の実施例に係る半導体装置の平面
図。
図。
【図２】図１のＡ−Ａ′線及びＢ−Ｂ′線に沿う部分の
断面図。
断面図。
【図３】図１のＣ−Ｃ′線及びＤ−Ｄ′線に沿う部分の
断面図。
断面図。
【図４】本発明の第２の実施例に係る半導体装置の平面
図。
図。
【図５】第２の実施例の半導体装置の製造工程を示す平
面図。
面図。
【図６】図５のＦ−Ｆ′線に沿う部分の断面図。
【図７】図５のＥ−Ｅ′線に沿う部分の断面図。
【図８】第２の実施例の半導体装置の製造工程を示す平
面図。
面図。
【図９】図８のＦ−Ｆ′線に沿う部分の断面図。
【図１０】図８のＥ−Ｅ′線に沿う部分の断面図。
【図１１】本発明の電流−電圧特性図。
【図１２】従来のマスクＲＯＭの回路図。
【図１３】従来の半導体装置の平面図。
【図１４】図１３のＡ−Ａ′線に沿う部分の断面図。
【図１５】図１３の半導体装置のゲートとフォトレジス
トのイオン注入用開口との重なり度合いと、しきい値電
圧との関係を示す特性図。
トのイオン注入用開口との重なり度合いと、しきい値電
圧との関係を示す特性図。
１ 半導体基板 ２ シリコン酸化膜 ３ ゲート電極 ４ 第２導電型（ｎ型）不純物拡散領域
（ソース／ドレイン） ５、７ フォトレジスト ６、８ ボロンイオン ９ 第１導電型（ｐ型）不純物拡散領域 １０ チャネル領域 ５１、７１ イオン注入用開口部
（ソース／ドレイン） ５、７ フォトレジスト ６、８ ボロンイオン ９ 第１導電型（ｐ型）不純物拡散領域 １０ チャネル領域 ５１、７１ イオン注入用開口部
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 27/04 21/822 29/78 Ｈ０１Ｌ 21/265 Ｗ 27/04 Ｇ 7514−4Ｍ 29/78 ３０１ Ｓ
Claims (5)
- 【請求項１】 半導体基板と、 前記半導体基板主面に形成された第２導電型のソース／
ドレイン領域と、 前記半導体基板主面上に形成されたゲート絶縁膜と、 前記ソース／ドレイン領域上及びこのソース／ドレイン
領域間の上に前記ゲート絶縁膜を介して形成されたゲー
ト電極と、 前記ゲート電極のセルフアライメントによるイオン注入
及び熱拡散により形成され、前記ゲート電極下の前記ソ
ース／ドレイン領域間に形成されているチャネル領域を
間に挟む少なくとも一方に前記半導体基板の不純物濃度
より高濃度の不純物濃度を有する第１導電型不純物拡散
領域とを備え、 前記第１導電型不純物拡散領域は、前記チャネル領域の
チャネル幅を制限することを特徴とする半導体装置。 - 【請求項２】 半導体基板と、 前記半導体基板主面に形成され、実質的に同一方向に配
置された複数の長尺状の第２導電型不純物拡散領域と、 前記半導体基板主面に形成されたゲート絶縁膜と、 前記ゲート絶縁膜を介して前記半導体基板主面上に、前
記第２導電型不純物拡散領域と交差するように形成され
た複数の長尺状のゲート電極と、 前記複数の長尺状のゲート電極の内の任意のゲート電極
と交差する任意の隣接する１対の第２導電型不純物拡散
領域間に存在し、前記任意のゲート電極を挟む少なくと
も一方に前記半導体基板の不純物濃度より不純物濃度が
高い第１導電型不純物拡散領域とを備え、 前記複数のゲート電極の内の１つと交差する１対の前記
第２導電型不純物拡散領域をソース／ドレイン領域と
し、このソース／ドレイン領域間をチャネル領域として
１メモリセルを構成することによって複数のメモリセル
をマトリクス状に配置し、前記第１導電型不純物拡散領
域は、この領域が形成されているメモリセルのチャネル
幅を制御し、前記複数のメモリセルは、それぞれ所定の
しきい値電圧を有していることを特徴とする半導体装
置。 - 【請求項３】 前記複数のメモリセルは、前記第１導電
型不純物拡散領域を備えたメモリセルとこの不純物拡散
領域を備えていないメモリセルとを有し、また、高いし
きい値電圧を備えたメモリセルと低いしきい値電圧を備
えたメモリセルを有していることを特徴としている請求
項２に記載の半導体装置。 - 【請求項４】 半導体基板主面に、実質的に同一方向に
配置された複数の長尺状の第２導電型不純物拡散領域を
形成する工程と、 前記半導体基板主面にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜を介して前記半導体基板主面上に、前
記第２導電型不純物拡散領域と交差する複数の長尺状の
ゲート電極を形成する工程と、 前記複数の長尺状のゲート電極の内の任意のゲート電極
と交差する任意の隣接する１対の第２導電型不純物拡散
領域間に存在し、前記任意のゲート電極を挟んで対向す
る前記半導体基板の不純物濃度より不純物濃度が高い第
１導電型不純物拡散領域を形成する工程とを備え、 前記複数のゲート電極の内の１つと交差する１対の前記
第２導電型不純物拡散領域をソース／ドレイン領域と
し、このソース／ドレイン領域間をチャネル領域として
１メモリセルを構成することによって複数のメモリセル
をマトリクス状に配置し、前記第１導電型不純物拡散領
域は、この領域が形成されているメモリセルのチャネル
幅を制御し、前記複数のメモリセルは、それぞれ所定の
しきい値電圧を有していることを特徴とする半導体装置
の製造方法。 - 【請求項５】 前記第１導電型不純物拡散領域は、前記
複数のメモリセルの内の所定のメモリセルに形成して、
前記所定のメモリセルのチャネル幅を小さくし、また、
前記複数のメモリセルの内の所定のメモリセルのチャネ
ル領域に不純物をイオン注入することによって、高いし
きい値電圧を備えたメモリセルと低いしきい値電圧を備
えたメモリセルを形成することを特徴とする請求項４に
記載の半導体装置の製造方法。
Priority Applications (7)
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|---|---|---|---|
| JP3768794A JPH07226446A (ja) | 1994-02-12 | 1994-02-12 | 半導体装置及びその製造方法 |
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