JP3150747B2 - 半導体メモリ装置とその製造方法 - Google Patents
半導体メモリ装置とその製造方法Info
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- G11C11/5692—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency read-only digital stores using storage elements with more than two stable states
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Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体メモリ装
置、特にプレーナセル構造で多値メモリのＭＯＳ型半導
体メモリ装置と、その製造方法に関するものである。
置、特にプレーナセル構造で多値メモリのＭＯＳ型半導
体メモリ装置と、その製造方法に関するものである。
【０００２】
【従来の技術】現在使用されているマスクＲＯＭメモリ
装置のメモリセル構造は、１ビットが１メモリセルにて
構成され、メモリセルトランジスタのゲート電圧を高電
位にした場合にそのトランジスタのソースとドレイン間
に電流が流れるか否かをデータの”１”と”０”又は”
０”と”１”の状態に対応させて読出しを行なってい
る。ＲＯＭのデータの書込み方法には、フィールド方
式、デプレッション方式、コア方式、コンタクト方式な
ど種々の方式があるが、いずれもすべて１ビットを１メ
モリセルに対応させている。
装置のメモリセル構造は、１ビットが１メモリセルにて
構成され、メモリセルトランジスタのゲート電圧を高電
位にした場合にそのトランジスタのソースとドレイン間
に電流が流れるか否かをデータの”１”と”０”又は”
０”と”１”の状態に対応させて読出しを行なってい
る。ＲＯＭのデータの書込み方法には、フィールド方
式、デプレッション方式、コア方式、コンタクト方式な
ど種々の方式があるが、いずれもすべて１ビットを１メ
モリセルに対応させている。
【０００３】半導体メモリ装置の集積度は年々向上し、
それに伴い１メモリセルの占める面積が縮小されてきて
いる。マスクＲＯＭの場合、メモリセル面積を縮小する
ことは１つのメモリトランジスタの面積を小さくするこ
とであり、常に最小のデザインルールを採用することに
よりメモリセルの縮小が図られてきている。
それに伴い１メモリセルの占める面積が縮小されてきて
いる。マスクＲＯＭの場合、メモリセル面積を縮小する
ことは１つのメモリトランジスタの面積を小さくするこ
とであり、常に最小のデザインルールを採用することに
よりメモリセルの縮小が図られてきている。
【０００４】メモリセル部の面積を縮小する１つの画期
的な方法はプレーナ構造と称されるメモリセル構造であ
る。（特開昭６１−２８８４６４号公報，特開昭６３−
９６９５３号公報などを参照）。プレーナセル構造で
は、複数のＭＯＳトランジスタのソース領域のための連
続した拡散領域と、複数のＭＯＳトランジスタのドレイ
ン領域のための連続した拡散領域とが互いに平行に交互
に基板に形成され、基板上には絶縁膜を介して両拡散領
域に交差するゲート電極が形成される。プレーナセル構
造では、素子分離用にフィールド酸化膜を設ける必要が
なく、また、ソース領域とドレイン領域が複数個のトラ
ンジスタで共有されるので、そのコンタクトも数個また
は数十個のトランジスタに１個の割りですみ、高集積化
を図る上で好都合である。しかし、プレーナセル構造に
おいても１ビットを１メモリセルに対応させることに変
わりはない。
的な方法はプレーナ構造と称されるメモリセル構造であ
る。（特開昭６１−２８８４６４号公報，特開昭６３−
９６９５３号公報などを参照）。プレーナセル構造で
は、複数のＭＯＳトランジスタのソース領域のための連
続した拡散領域と、複数のＭＯＳトランジスタのドレイ
ン領域のための連続した拡散領域とが互いに平行に交互
に基板に形成され、基板上には絶縁膜を介して両拡散領
域に交差するゲート電極が形成される。プレーナセル構
造では、素子分離用にフィールド酸化膜を設ける必要が
なく、また、ソース領域とドレイン領域が複数個のトラ
ンジスタで共有されるので、そのコンタクトも数個また
は数十個のトランジスタに１個の割りですみ、高集積化
を図る上で好都合である。しかし、プレーナセル構造に
おいても１ビットを１メモリセルに対応させることに変
わりはない。
【０００５】メモリセル領域の面積を小さくする他の方
法は、１メモリセルから流れ出る電流値を３以上の値に
することにより１メモリセル当りの情報量を多くするこ
とである。その１つの方法としてチャネル領域にコア注
入を施すことにより実効チャネル幅を３種類以上に設定
するものがある（特開昭５９−１４８３６０号公報参
照）。この提案された多値メモリでは、コア注入方式を
用いてソース・ドレイン間のオン電流を例えば４値に制
御するという簡便な方法を採用している。
法は、１メモリセルから流れ出る電流値を３以上の値に
することにより１メモリセル当りの情報量を多くするこ
とである。その１つの方法としてチャネル領域にコア注
入を施すことにより実効チャネル幅を３種類以上に設定
するものがある（特開昭５９−１４８３６０号公報参
照）。この提案された多値メモリでは、コア注入方式を
用いてソース・ドレイン間のオン電流を例えば４値に制
御するという簡便な方法を採用している。
【０００６】
【発明が解決しようとする課題】コア注入方式による多
値メモリでは、コア注入のマスクとフィールド酸化膜の
マスクの重ね合わせずれによりそのオン電流が大きくば
らつくため、量産プロセスとして実現するには至ってい
ない。本発明はプレーナセル構造を採用し、かつ１メモ
リセルに４種類のオン電流を設定した４値ＲＯＭを提供
することを目的とするものである。
値メモリでは、コア注入のマスクとフィールド酸化膜の
マスクの重ね合わせずれによりそのオン電流が大きくば
らつくため、量産プロセスとして実現するには至ってい
ない。本発明はプレーナセル構造を採用し、かつ１メモ
リセルに４種類のオン電流を設定した４値ＲＯＭを提供
することを目的とするものである。
【０００７】
【課題を解決するための手段】本発明ではメモリセルの
チャネルにセルフアラインでコア注入を施すことにより
４種類のチャネル幅を実現する。そのため、本発明の４
値半導体メモリ装置では、複数のメモリセルのソース領
域のための連続した拡散領域と、複数のメモリセルのド
レイン領域のための連続した拡散領域とが互いに平行に
交互に形成されており、第１層目のワードラインが前記
両拡散領域と絶縁されて両拡散領域に交差して形成さ
れ、第２層目のワードラインが前記両拡散領域及び第１
層目ワードラインと絶縁されて第１層目ワードラインと
平行で第１層目ワードライン上に一部が重なって形成さ
れ、両拡散領域間及び第１層目ワードライン間で第２層
目ワードラインの下側の基板表面が各メモリセルのチャ
ネル領域となり、各チャネル領域は第２層目ワードライ
ンが平坦なａ領域と、その両側で第２層目ワードライン
が側壁状に形成されて膜厚が実質的に厚くなっているｂ
領域との３つの領域からなり、ａ領域とｂ領域のいずれ
にもコア注入されていない第１の状態、ａ領域のみにコ
ア注入されている第２の状態、２つのｂ領域のみにコア
注入されている第３の状態、ａ領域とｂ領域のすべてに
コア注入されている第４の状態の４状態をとる。好まし
い態様では、ａ領域とｂ領域の幅が等しく設定されてい
る。他の好ましい態様では、第１層目ワードラインと第
２層目ワードラインのうち、少なくとも第２層目ワード
ラインがポリサイド構造となっている。
チャネルにセルフアラインでコア注入を施すことにより
４種類のチャネル幅を実現する。そのため、本発明の４
値半導体メモリ装置では、複数のメモリセルのソース領
域のための連続した拡散領域と、複数のメモリセルのド
レイン領域のための連続した拡散領域とが互いに平行に
交互に形成されており、第１層目のワードラインが前記
両拡散領域と絶縁されて両拡散領域に交差して形成さ
れ、第２層目のワードラインが前記両拡散領域及び第１
層目ワードラインと絶縁されて第１層目ワードラインと
平行で第１層目ワードライン上に一部が重なって形成さ
れ、両拡散領域間及び第１層目ワードライン間で第２層
目ワードラインの下側の基板表面が各メモリセルのチャ
ネル領域となり、各チャネル領域は第２層目ワードライ
ンが平坦なａ領域と、その両側で第２層目ワードライン
が側壁状に形成されて膜厚が実質的に厚くなっているｂ
領域との３つの領域からなり、ａ領域とｂ領域のいずれ
にもコア注入されていない第１の状態、ａ領域のみにコ
ア注入されている第２の状態、２つのｂ領域のみにコア
注入されている第３の状態、ａ領域とｂ領域のすべてに
コア注入されている第４の状態の４状態をとる。好まし
い態様では、ａ領域とｂ領域の幅が等しく設定されてい
る。他の好ましい態様では、第１層目ワードラインと第
２層目ワードラインのうち、少なくとも第２層目ワード
ラインがポリサイド構造となっている。
【０００８】本発明の製造方法は、（Ａ）基板に互いに
平行な帯状の拡散領域を形成する工程、（Ｂ）基板上に
第１層目のワードラインを前記拡散領域と絶縁されて前
記拡散領域に交差するように形成する工程、（Ｃ）第２
層目のワードラインを前記拡散領域及び第１層目ワード
ラインと絶縁されて第１層目ワードラインと平行で第１
層目ワードライン上に一部が重なるように形成する工
程、（Ｄ）レジストパターンでマスクを形成し、前記拡
散領域間及び第１層目ワードライン間で第２層目ワード
ラインの下側の基板表面で第２層目ワードラインが平坦
なａ領域と、その両側で第２層目ワードラインが側壁状
に形成されて膜厚が実質的に厚くなっているｂ領域の３
つの領域のうち、ａ領域の基板表面にイオンが注入さ
れ、ｂ領域の基板表面にはイオンが到達しない低エネル
ギーのイオン注入工程、及び（Ｅ）レジストパターンで
マスクを形成し、ａ領域では基板表面を通過してイオン
が注入され、ｂ領域の基板表面にイオンが注入される高
エネルギーのイオン注入工程を含み、ａ領域とｂ領域の
いずれにもコア注入されていない第１の状態、ａ領域の
みにコア注入されている第２の状態、２つのｂ領域のみ
にコア注入されている第３の状態、ａ領域とｂ領域のす
べてにコア注入されている第４の状態の４状態を形成す
る。
平行な帯状の拡散領域を形成する工程、（Ｂ）基板上に
第１層目のワードラインを前記拡散領域と絶縁されて前
記拡散領域に交差するように形成する工程、（Ｃ）第２
層目のワードラインを前記拡散領域及び第１層目ワード
ラインと絶縁されて第１層目ワードラインと平行で第１
層目ワードライン上に一部が重なるように形成する工
程、（Ｄ）レジストパターンでマスクを形成し、前記拡
散領域間及び第１層目ワードライン間で第２層目ワード
ラインの下側の基板表面で第２層目ワードラインが平坦
なａ領域と、その両側で第２層目ワードラインが側壁状
に形成されて膜厚が実質的に厚くなっているｂ領域の３
つの領域のうち、ａ領域の基板表面にイオンが注入さ
れ、ｂ領域の基板表面にはイオンが到達しない低エネル
ギーのイオン注入工程、及び（Ｅ）レジストパターンで
マスクを形成し、ａ領域では基板表面を通過してイオン
が注入され、ｂ領域の基板表面にイオンが注入される高
エネルギーのイオン注入工程を含み、ａ領域とｂ領域の
いずれにもコア注入されていない第１の状態、ａ領域の
みにコア注入されている第２の状態、２つのｂ領域のみ
にコア注入されている第３の状態、ａ領域とｂ領域のす
べてにコア注入されている第４の状態の４状態を形成す
る。
【０００９】
【実施例】図１は一実施例における４値メモリセルを表
わしたものである。（Ａ）は平面図、（Ｂ）は（Ａ）の
Ｂ−Ｂ’線位置での断面図、（Ｃ）は（Ａ）のＣ−Ｃ’
線位置での断面図である。Ｐ型シリコン基板２に複数の
メモリセルのソース領域のための連続したＮ型拡散領域
４と、複数のメモリセルのドレイン領域のための連続し
たＮ型拡散領域６とが互いに平行に交互に形成されてい
る。ドレイン用の拡散領域６がビットラインとなってセ
ンス回路が接続され、ソース用の拡散領域４がグラウン
ドラインとなる。拡散領域４，６の間の基板表面にはゲ
ート酸化膜８ａ，８ｂが形成され、拡散領域４，６上に
はゲート酸化膜８ａ，８ｂよりも厚いシリコン酸化膜１
０が形成され、基板上にはゲート酸化膜８ａ及び酸化膜
１０を介して第１層目ワードライン１２が拡散領域４，
６と直交して交差する方向に形成されている。ワードラ
イン１２の表面にはシリコン酸化膜１４が形成されてお
り、第２層目ワードライン１６が基板とはゲート酸化膜
８ｂ及び酸化膜１０を介し、１層目ワードライン１２と
は酸化膜１４を介して１層目ワードライン１２と平行で
１層目ワードライン１２上に一部が重なって形成されて
いる。図では省略されているが、更に層間絶縁膜が形成
され、所定の位置にコンタクトホールが形成されて層間
絶縁膜上のメタル配線が各部と接続される。
わしたものである。（Ａ）は平面図、（Ｂ）は（Ａ）の
Ｂ−Ｂ’線位置での断面図、（Ｃ）は（Ａ）のＣ−Ｃ’
線位置での断面図である。Ｐ型シリコン基板２に複数の
メモリセルのソース領域のための連続したＮ型拡散領域
４と、複数のメモリセルのドレイン領域のための連続し
たＮ型拡散領域６とが互いに平行に交互に形成されてい
る。ドレイン用の拡散領域６がビットラインとなってセ
ンス回路が接続され、ソース用の拡散領域４がグラウン
ドラインとなる。拡散領域４，６の間の基板表面にはゲ
ート酸化膜８ａ，８ｂが形成され、拡散領域４，６上に
はゲート酸化膜８ａ，８ｂよりも厚いシリコン酸化膜１
０が形成され、基板上にはゲート酸化膜８ａ及び酸化膜
１０を介して第１層目ワードライン１２が拡散領域４，
６と直交して交差する方向に形成されている。ワードラ
イン１２の表面にはシリコン酸化膜１４が形成されてお
り、第２層目ワードライン１６が基板とはゲート酸化膜
８ｂ及び酸化膜１０を介し、１層目ワードライン１２と
は酸化膜１４を介して１層目ワードライン１２と平行で
１層目ワードライン１２上に一部が重なって形成されて
いる。図では省略されているが、更に層間絶縁膜が形成
され、所定の位置にコンタクトホールが形成されて層間
絶縁膜上のメタル配線が各部と接続される。
【００１１】拡散領域４，６間及び１層目ワードライン
１２，１２間で２層目ワードライン１４の下側の基板表
面が各メモリセルのチャネル領域となり、各チャネル領
域は２層目ワードライン１６が平坦なａ領域と、その両
側で２層目ワードラインが側壁状に形成されて膜厚が実
質的に厚くなっているｂ領域との３つの領域からなって
いる。メモリセルに情報を書き込むためにイオン注入が
施されている。BIT１はａ領域とｂ領域のいずれにもコ
ア注入されていない第１の状態、BIT２はａ領域のみに
コア注入されている第２の状態、BIT３は２つのｂ領域
のみにコア注入されている第３の状態（ａ領域では基板
の深い所にイオン注入がなされている）、BIT４はａ領
域とｂ領域のすべてにコア注入されている第４の状態で
ある。
１２，１２間で２層目ワードライン１４の下側の基板表
面が各メモリセルのチャネル領域となり、各チャネル領
域は２層目ワードライン１６が平坦なａ領域と、その両
側で２層目ワードラインが側壁状に形成されて膜厚が実
質的に厚くなっているｂ領域との３つの領域からなって
いる。メモリセルに情報を書き込むためにイオン注入が
施されている。BIT１はａ領域とｂ領域のいずれにもコ
ア注入されていない第１の状態、BIT２はａ領域のみに
コア注入されている第２の状態、BIT３は２つのｂ領域
のみにコア注入されている第３の状態（ａ領域では基板
の深い所にイオン注入がなされている）、BIT４はａ領
域とｂ領域のすべてにコア注入されている第４の状態で
ある。
【００１２】ここで、材質及び厚さの一例を示すと、ゲ
ート酸化膜８ａ，８ｂの厚さは約５００Å、シリコン酸
化膜１０及び１４の厚さは１０００〜２０００Å、ワー
ドライン１２，１６は厚さが２０００〜４０００Åで不
純物導入により低抵抗化された多結晶シリコン膜であ
る。
ート酸化膜８ａ，８ｂの厚さは約５００Å、シリコン酸
化膜１０及び１４の厚さは１０００〜２０００Å、ワー
ドライン１２，１６は厚さが２０００〜４０００Åで不
純物導入により低抵抗化された多結晶シリコン膜であ
る。
【００１３】図１（Ｂ）で×印で示されているのは低エ
ネルギー（例えば８０ＫｅＶ）で注入されたボロンイオ
ンであり、その注入量は１×１０13／ｃｍ2程度であ
る。△印で示されているのは高エネルギー（例えば２０
０ＫｅＶ）で注入されたボロンイオンであり、注入量は
その注入量は１×１０13／ｃｍ2程度である。ａ領域で
は低エネルギーのイオン注入によっても基板表面にイオ
ンが到達し、ｂ領域では低エネルギーの注入ではイオン
が基板に到達しない。高エネルギーの注入ではａ領域で
はイオンは基板表面を通過して基板の深いところまで到
達としてしまい、ｂ領域では基板表面にイオンが注入さ
れる。基板表面にボロンイオンが注入されたチャネル領
域ではそのしきい値電圧が動作時の高電圧のゲート電圧
（例えば５Ｖ）ではチャネルが形成されず、基板の深い
位置にイオンが注入されたチャネルではイオンが注入さ
れていない場合と同様に高電圧のゲート電圧でチャネル
が形成される。各チャネル領域は中央部のａ領域とその
両側のｂ領域の３つの領域からなり、それぞれの領域に
基板表面にボロンイオンが注入されているかいないかに
よって４種類の状態が得られる。BIT１の状態は３領域
のいずれにもコア注入がなされておらず、２層目ワード
ライン１６が高電圧になることにより３領域のいずれに
もドレイン電流が流れる。BIT２の状態ではａ領域では
ドレイン電流が流れず、２つのｂ領域でドレイン電流が
流れる。BIT３の状態ではａ領域でドレイン電流が流
れ、２つのｂ領域ではドレイン電流が流れない。BIT４
ではいずれの領域でもドレイン電流は流れない。これを
まとめると次の表１のようになる。
ネルギー（例えば８０ＫｅＶ）で注入されたボロンイオ
ンであり、その注入量は１×１０13／ｃｍ2程度であ
る。△印で示されているのは高エネルギー（例えば２０
０ＫｅＶ）で注入されたボロンイオンであり、注入量は
その注入量は１×１０13／ｃｍ2程度である。ａ領域で
は低エネルギーのイオン注入によっても基板表面にイオ
ンが到達し、ｂ領域では低エネルギーの注入ではイオン
が基板に到達しない。高エネルギーの注入ではａ領域で
はイオンは基板表面を通過して基板の深いところまで到
達としてしまい、ｂ領域では基板表面にイオンが注入さ
れる。基板表面にボロンイオンが注入されたチャネル領
域ではそのしきい値電圧が動作時の高電圧のゲート電圧
（例えば５Ｖ）ではチャネルが形成されず、基板の深い
位置にイオンが注入されたチャネルではイオンが注入さ
れていない場合と同様に高電圧のゲート電圧でチャネル
が形成される。各チャネル領域は中央部のａ領域とその
両側のｂ領域の３つの領域からなり、それぞれの領域に
基板表面にボロンイオンが注入されているかいないかに
よって４種類の状態が得られる。BIT１の状態は３領域
のいずれにもコア注入がなされておらず、２層目ワード
ライン１６が高電圧になることにより３領域のいずれに
もドレイン電流が流れる。BIT２の状態ではａ領域では
ドレイン電流が流れず、２つのｂ領域でドレイン電流が
流れる。BIT３の状態ではａ領域でドレイン電流が流
れ、２つのｂ領域ではドレイン電流が流れない。BIT４
ではいずれの領域でもドレイン電流は流れない。これを
まとめると次の表１のようになる。
【００１４】
【表１】
【００１５】表１で、×印と△印はコア注入がなされ、
２層目ワードライン１６が高電圧になってもドレイン電
流が流れないことを示し、（△）印は基板の深い位置に
イオン注入がなされたものであり、そのイオン注入によ
ってはドレイン電流は妨げられないことを示している。
２層目ワードライン１６が高電圧になってもドレイン電
流が流れないことを示し、（△）印は基板の深い位置に
イオン注入がなされたものであり、そのイオン注入によ
ってはドレイン電流は妨げられないことを示している。
【００１６】図１の実施例でメモリセルの情報を読み出
すときは、１層目ワードライン１２をグラウンドレベル
とし、１層目ワードライン１２の下の基板表面にはチャ
ネルが形成されないようにしてメモリセル間の分離とし
て作用させる。所定のメモリセルの選択は２層目ワード
ライン１６を高電圧にすることにより行ない、その選択
されたメモリセルのチャネルに流れる電流値をセンスア
ンプで検出することにより読出しを行なう。いま、ａ領
域とｂ領域の幅がそれぞれ０.２μｍで等しく設定され
ているものとし、０.２μｍ当りのオン電流を例えば７
０μＡとすると、それぞれのメモリセルの全オン電流
は、BIT１では２１０μＡ、BIT２では１４０μＡ、BIT
３では７０μＡ、BIT４では０μＡとなり、４値メモリ
が実現される。
すときは、１層目ワードライン１２をグラウンドレベル
とし、１層目ワードライン１２の下の基板表面にはチャ
ネルが形成されないようにしてメモリセル間の分離とし
て作用させる。所定のメモリセルの選択は２層目ワード
ライン１６を高電圧にすることにより行ない、その選択
されたメモリセルのチャネルに流れる電流値をセンスア
ンプで検出することにより読出しを行なう。いま、ａ領
域とｂ領域の幅がそれぞれ０.２μｍで等しく設定され
ているものとし、０.２μｍ当りのオン電流を例えば７
０μＡとすると、それぞれのメモリセルの全オン電流
は、BIT１では２１０μＡ、BIT２では１４０μＡ、BIT
３では７０μＡ、BIT４では０μＡとなり、４値メモリ
が実現される。
【００１７】ａ領域とｂ領域の幅を等しく設定すること
により、BIT１からBIT４の状態間のオン電流値の間隔を
均等にして電流値間を最大にすることができ、センスア
ンプでの読出しのマージンを最も広くすることができて
好都合である。本発明を高速動作に適したものとするた
めには、ワードライン１２，１６をポリサド構造とすれ
ばよい。特に、２層目ワードライン１６に関してはポリ
サイド構造が好ましい。ポリサイド構造の一例は、１５
００〜２０００Åの多結晶シリコン膜上に約２０００Å
のタングステンシリサイド膜を積層したものであり、Ｃ
ＶＤ法やスパッタリング法により形成することができ
る。タングステンシリサイドに代えて他の高融点金属シ
リサイドとしてもよい。
により、BIT１からBIT４の状態間のオン電流値の間隔を
均等にして電流値間を最大にすることができ、センスア
ンプでの読出しのマージンを最も広くすることができて
好都合である。本発明を高速動作に適したものとするた
めには、ワードライン１２，１６をポリサド構造とすれ
ばよい。特に、２層目ワードライン１６に関してはポリ
サイド構造が好ましい。ポリサイド構造の一例は、１５
００〜２０００Åの多結晶シリコン膜上に約２０００Å
のタングステンシリサイド膜を積層したものであり、Ｃ
ＶＤ法やスパッタリング法により形成することができ
る。タングステンシリサイドに代えて他の高融点金属シ
リサイドとしてもよい。
【００１８】次に、この実施例の製造方法を図２と図３
により説明する。 （Ａ）Ｐ型シリコン基板２の表面に互いに平行な帯状の
ソース領域とドレイン領域のための拡散領域形成用のレ
ジストパターンを写真製版で形成し、それをマスクとし
てリン又は砒素をイオン注入してソース領域（グラウン
ドライン）とドレイン領域（ビットライン）を形成す
る。その後、レジストを除去し、基板表面を酸化して拡
散層の間の基板表面にはゲート酸化膜８ａを形成し、拡
散層上にはそれよりも厚いシリコン酸化膜を形成する。
により説明する。 （Ａ）Ｐ型シリコン基板２の表面に互いに平行な帯状の
ソース領域とドレイン領域のための拡散領域形成用のレ
ジストパターンを写真製版で形成し、それをマスクとし
てリン又は砒素をイオン注入してソース領域（グラウン
ドライン）とドレイン領域（ビットライン）を形成す
る。その後、レジストを除去し、基板表面を酸化して拡
散層の間の基板表面にはゲート酸化膜８ａを形成し、拡
散層上にはそれよりも厚いシリコン酸化膜を形成する。
【００１９】低抵抗化された多結晶シリコン膜を２００
０〜４０００Åの厚さに堆積し、写真製版とエッチング
によりパターン化を施して拡散領域４，６と直交する方
向の帯状の１層目ワードライン１２を形成する。ワード
ライン１２間の基板上のゲート酸化膜を除去した後、熱
酸化を施し、ワードライン１２の表面には層間絶縁膜と
なるシリコン酸化膜を形成させ、同時にワードライン１
２間に露出した基板上にはゲート酸化膜８ａと同じ膜厚
のゲート酸化膜８ｂを成長させる。
０〜４０００Åの厚さに堆積し、写真製版とエッチング
によりパターン化を施して拡散領域４，６と直交する方
向の帯状の１層目ワードライン１２を形成する。ワード
ライン１２間の基板上のゲート酸化膜を除去した後、熱
酸化を施し、ワードライン１２の表面には層間絶縁膜と
なるシリコン酸化膜を形成させ、同時にワードライン１
２間に露出した基板上にはゲート酸化膜８ａと同じ膜厚
のゲート酸化膜８ｂを成長させる。
【００２０】（Ｂ）２層目の低抵抗化された多結晶シリ
コン膜を２０００〜４０００Åの厚さに堆積し、写真製
版とエッチングによりパターン化を施して１層目ワード
ライン１２と平行で１層目ワードライン１２上に一部が
重なった２層目ワードライン１６を形成する。
コン膜を２０００〜４０００Åの厚さに堆積し、写真製
版とエッチングによりパターン化を施して１層目ワード
ライン１２と平行で１層目ワードライン１２上に一部が
重なった２層目ワードライン１６を形成する。
【００２１】（Ｃ）チャネル領域にコア注入を施すため
に、所定のメモリセルに開口を有するレジストパターン
２０を形成し、低エネルギーのボロンイオン注入を施
す。レジストパターン２０の開口部を図３中に破線で囲
って示してある。注入エネルギーは約８０ＫｅＶで注入
量は１×１０13／ｃｍ2程度とする。このとき、ボロン
イオンは１層目ワードライン１２間で第２層目ワードラ
イン１６の平坦なａ領域では基板表面に注入され、その
両側で２層目ワードライン１６が側壁状に形成されて膜
厚が実質的に厚くなっているｂ領域では注入されず、１
層目ワードライン１２と２層目ワードライン１６の重な
ったｃ領域でも注入されず、２層目ワードライン１６の
ない領域ｄでは基板表面に注入される。低エネルギーに
よる注入イオンを×印で示してある。
に、所定のメモリセルに開口を有するレジストパターン
２０を形成し、低エネルギーのボロンイオン注入を施
す。レジストパターン２０の開口部を図３中に破線で囲
って示してある。注入エネルギーは約８０ＫｅＶで注入
量は１×１０13／ｃｍ2程度とする。このとき、ボロン
イオンは１層目ワードライン１２間で第２層目ワードラ
イン１６の平坦なａ領域では基板表面に注入され、その
両側で２層目ワードライン１６が側壁状に形成されて膜
厚が実質的に厚くなっているｂ領域では注入されず、１
層目ワードライン１２と２層目ワードライン１６の重な
ったｃ領域でも注入されず、２層目ワードライン１６の
ない領域ｄでは基板表面に注入される。低エネルギーに
よる注入イオンを×印で示してある。
【００２２】（Ｄ）レジストを除去した後、再び写真製
版でレジストパターン２２を形成し、今度はボロンイオ
ンを高エネルギー（例えば２００ＫｅＶ）で１×１０13
／ｃｍ2程度注入する。レジストパターン２２の開口部
を図３中に一点鎖線で囲って示してある。このときのボ
ロンイオンはａ領域とｄ領域では基板の深い位置まで到
達し、ｂ領域とｃ領域では基板表面に注入される。高エ
ネルギーによる注入イオンを△印で示してある。この２
回のイオン注入により各メモリセルはBIT１からBIT４の
いずれかに設定される。
版でレジストパターン２２を形成し、今度はボロンイオ
ンを高エネルギー（例えば２００ＫｅＶ）で１×１０13
／ｃｍ2程度注入する。レジストパターン２２の開口部
を図３中に一点鎖線で囲って示してある。このときのボ
ロンイオンはａ領域とｄ領域では基板の深い位置まで到
達し、ｂ領域とｃ領域では基板表面に注入される。高エ
ネルギーによる注入イオンを△印で示してある。この２
回のイオン注入により各メモリセルはBIT１からBIT４の
いずれかに設定される。
【００２３】その後、通常のプロセスに従って層間絶縁
膜を形成し、コンタクトホールを形成し、メタル配線を
形成し、パッシベーション膜を形成し、ボンディングパ
ッドを形成してメモリ装置が完了する。上記の製造方法
で、ソース領域とドレイン領域のための拡散領域形成用
のイオン注入の前にゲート酸化膜８ａを形成しておいて
もよい。実施例にはメモリ部分のみを示しているが、一
般には周辺回路も同じチップ上に形成される。周辺回路
は通常のプロセスに従って形成すればよい。
膜を形成し、コンタクトホールを形成し、メタル配線を
形成し、パッシベーション膜を形成し、ボンディングパ
ッドを形成してメモリ装置が完了する。上記の製造方法
で、ソース領域とドレイン領域のための拡散領域形成用
のイオン注入の前にゲート酸化膜８ａを形成しておいて
もよい。実施例にはメモリ部分のみを示しているが、一
般には周辺回路も同じチップ上に形成される。周辺回路
は通常のプロセスに従って形成すればよい。
【００２４】
【発明の効果】本発明では１メモリセルが４つの電流値
の状態をとる４値メモリとなるので、従来のプレーナセ
ル構造のＲＯＭの集積度を更に２倍のすることができ
る。本発明の方法ではチャネルの４つの状態を作るコア
注入は２層のワードラインをマスクとするセルフアライ
ン工程であるため、マスク重ね合わせずれの問題はな
く、オン電流のばらつきが小さくなって多値メモリを実
現することができる。各メモリセルにおけるａ領域とｂ
領域の幅を等しくすることによりセンスアンプでの読出
しが容易になる。少なくとも第２層目ワードラインをポ
リサイド構造とすることにより動作速度を速めることが
できる。
の状態をとる４値メモリとなるので、従来のプレーナセ
ル構造のＲＯＭの集積度を更に２倍のすることができ
る。本発明の方法ではチャネルの４つの状態を作るコア
注入は２層のワードラインをマスクとするセルフアライ
ン工程であるため、マスク重ね合わせずれの問題はな
く、オン電流のばらつきが小さくなって多値メモリを実
現することができる。各メモリセルにおけるａ領域とｂ
領域の幅を等しくすることによりセンスアンプでの読出
しが容易になる。少なくとも第２層目ワードラインをポ
リサイド構造とすることにより動作速度を速めることが
できる。
【図１】一実施例における４値メモリセルを表わしたも
のであり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ’
線位置での断面図、（Ｃ）は（Ａ）のＣ−Ｃ’線位置で
の断面図である。
のであり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ’
線位置での断面図、（Ｃ）は（Ａ）のＣ−Ｃ’線位置で
の断面図である。
【図２】製造方法の一実施例を示す工程断面図である。
【図３】製造途中におけるコア注入領域を示す平面図で
ある。
ある。
２ Ｐ型シリコン基板 ４ グラウンドライン ６ ビットライン ８ａ，８ｂ ゲート酸化膜 １０ 拡散領域上の酸化膜 １２ １層目ワードライン １４ １層目ワードライン上のシリコン酸化膜 １６ ２層目ワードライン ２０，２２ レジストパターン
Claims (4)
- 【請求項１】 複数のメモリセルのソース領域のための
連続した拡散領域と、複数のメモリセルのドレイン領域
のための連続した拡散領域とが互いに平行に交互に形成
されており、１層目ワードラインが前記両拡散領域と絶
縁されて両拡散領域に交差して形成され、２層目ワード
ラインが前記両拡散領域及び１層目ワードラインと絶縁
されて第１層目ワードラインと平行で１層目ワードライ
ン上に一部が重なって形成され、両拡散領域間及び１層
目ワードライン間で２層目ワードラインの下側の基板表
面が各メモリセルのチャネル領域となり、各チャネル領
域は２層目ワードラインが平坦なａ領域と、その両側で
２層目ワードラインが側壁状に形成されて膜厚が実質的
に厚くなっているｂ領域との３つの領域からなり、ａ領
域とｂ領域のいずれにもコア注入されていない第１の状
態、ａ領域のみにコア注入されている第２の状態、２つ
のｂ領域のみにコア注入されている第３の状態、ａ領域
とｂ領域のすべてにコア注入されている第４の状態の４
状態をとる４値の半導体メモリ装置。 - 【請求項２】 ａ領域とｂ領域の幅が等しい請求項１に
記載の半導体メモリ装置。 - 【請求項３】 １層目ワードラインと２層目ワードライ
ンのうち、少なくとも２層目ワードラインがポリサイド
構造となっている請求項１に記載の半導体メモリ装置。 - 【請求項４】（Ａ）基板に互いに平行な帯状の拡散領域
を形成する工程、 （Ｂ）基板上に１層目ワードラインを前記拡散領域と絶
縁されて前記拡散領域に交差するように形成する工程、 （Ｃ）２層目ワードラインを前記拡散領域及び１層目ワ
ードラインと絶縁されて１層目ワードラインと平行で第
１層目ワードライン上に一部が重なるように形成する工
程、 （Ｄ）レジストパターンでマスクを形成し、前記拡散領
域間及び１層目ワードライン間で２層目ワードラインの
下側の基板表面で２層目ワードラインが平坦なａ領域
と、その両側で２層目ワードラインが側壁状に形成され
て膜厚が実質的に厚くなっているｂ領域の３つの領域の
うち、ａ領域の基板表面にイオンが注入され、ｂ領域の
基板表面にはイオンが到達しない低エネルギーのイオン
注入工程、及び （Ｅ）レジストパターンでマスクを形成し、ａ領域では
基板表面を通過してイオンが注入され、ｂ領域の基板表
面にイオンが注入される高エネルギーのイオン注入工程
を含み、 ａ領域とｂ領域のいずれにもコア注入されていない第１
の状態、ａ領域のみにコア注入されている第２の状態、
２つのｂ領域のみにコア注入されている第３の状態、ａ
領域とｂ領域のすべてにコア注入されている第４の状態
の４状態を形成する４値半導体メモリ装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328092A JP3150747B2 (ja) | 1992-02-24 | 1992-02-24 | 半導体メモリ装置とその製造方法 |
| US08/003,499 US5311463A (en) | 1992-02-24 | 1993-01-12 | Semiconductor memory device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328092A JP3150747B2 (ja) | 1992-02-24 | 1992-02-24 | 半導体メモリ装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235308A JPH05235308A (ja) | 1993-09-10 |
| JP3150747B2 true JP3150747B2 (ja) | 2001-03-26 |
Family
ID=13513579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7328092A Expired - Fee Related JP3150747B2 (ja) | 1992-02-24 | 1992-02-24 | 半導体メモリ装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5311463A (ja) |
| JP (1) | JP3150747B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3397427B2 (ja) * | 1994-02-02 | 2003-04-14 | 株式会社東芝 | 半導体記憶装置 |
| US5526306A (en) * | 1994-02-10 | 1996-06-11 | Mega Chips Corporation | Semiconductor memory device and method of fabricating the same |
| US6004848A (en) * | 1997-09-09 | 1999-12-21 | Macronix International Co., Ltd. | Method of forming a multi-level memory array with channel bias algorithm |
| US5822243A (en) * | 1997-09-09 | 1998-10-13 | Macronix International Co., Ltd. | Dual mode memory with embedded ROM |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59148360A (ja) * | 1983-02-14 | 1984-08-25 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JPS61110459A (ja) * | 1984-11-02 | 1986-05-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
| JP2561071B2 (ja) * | 1985-06-14 | 1996-12-04 | 株式会社リコー | 半導体メモリ装置とその製造方法 |
| JPS6381858A (ja) * | 1986-09-25 | 1988-04-12 | Ricoh Co Ltd | Ｍｏｓトランジスタ |
| JPS6396953A (ja) * | 1986-10-13 | 1988-04-27 | Sharp Corp | 半導体装置 |
-
1992
- 1992-02-24 JP JP7328092A patent/JP3150747B2/ja not_active Expired - Fee Related
-
1993
- 1993-01-12 US US08/003,499 patent/US5311463A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5311463A (en) | 1994-05-10 |
| JPH05235308A (ja) | 1993-09-10 |
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