JPS59148360A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法

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JPS59148360A
JPS59148360A JP58022271A JP2227183A JPS59148360A JP S59148360 A JPS59148360 A JP S59148360A JP 58022271 A JP58022271 A JP 58022271A JP 2227183 A JP2227183 A JP 2227183A JP S59148360 A JPS59148360 A JP S59148360A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 本発明は半導体記憶装置及びその製造方法（こ係シ、特
に多値出力レベルを有するＮＯＲ型マスク−ＲＯＭ及び
その製造方法に関する。
（ｂ）　　技術の背景 ＮＯＲ型マスクＲＯＭは例えば第４図（イ）に示す回路
図のようｌこ構成されておシ、第１図（ロ）に示す上面
模式図に示すような上面構造を有してなっている。これ
らの図に於てＴｒはＭＩＳ）ランジスタ、Ｖｓｓはグラ
ンド・ライン％Ｇはゲート電極、Ｌはドレイン配線、Ｃ
は電極コンタク゛ト窓、ＦＬはフィールド酸化膜、ＢＬ
はピッｌ−＋ＩＪ、ＷＬはワード線を示している。
このようなＮＯＲ型マスクＲＯＭに於て、セル面積当シ
の記憶情報量をふやす手段として、セル・トランジスタ
の実効チャネル幅を何段階かに変化させて、該マスクＲ
ＯＭの出力レベルを多値とする方式がある。
（ｃ）　　従来技術と問題点 第２図は上記多値出力レベルを有するＮＯＲ型マスクＲ
ＯＭの従来のセル構造を示す電極配線及び眉間絶縁膜を
透視した上面図（イ）、Ａ−Ａ’矢視断面図（ロ）、Ｂ
−Ｂ’矢視断面（／１、ｃ−ｃ　’矢視断面図に）であ
る。同図ζこ於て、Ｔ　ｒ　１ｇ　Ｔ　ｒ２１　Ｔｒ３
はセル・トランジスタ（ＭＯＳ）ランジスタ）、ＳＵＢ
はシリコン基体、ＦＬはフィールド酸化膜、ＯＸＧはゲ
ート酸化膜、Ｇはゲート電ｆＭｊ（ワードｍ）、Ｖ８．
はグランドψライン、Ｓはソース領域、Ｄはドレイン領
域、ｏＸＩは眉間絶縁膜、Ｃは電極コンタクト窓、Ｌは
ドレイン配線（ビット線）を示している。
これらの図から明らかなよう１こ、従来構造ｆこ於ては
フィールド酸化１１１ＦＬ−こよって画定されるセル・
トランジスタのチャネル幅Ｗを変えて該トランジスタの
出力レベルを変え、それによって該マスクＲＯＭを多値
に形成していた。ここでＴｒＩはチャネル幅Ｗ、が最も
広い低出力レベルのセル・トランジスタであり、Ｔ　ｒ
　２はチャネル幅Ｔｒ！が狭い高出力レベルのセル・ト
ランジスタでへる。
又Ｔｒ３はチャネル幅の０Ｌ７）ＯＦＦ状態のセル・ト
ランジスタである。
そのため従来の構造に於ては、ユーザの要求する多値情
報に基づ層てメモリ形成の最初の工程であるトランジス
タ領域を画定するフィールド酸化膜の形成から出発せね
ばならず、従って従来の多値出力レベルのＮＯＲ型マス
クＲＯＭは、通常のマスクＲＯＭ等ζこ比べて長い製造
手番を要するという問題があった。
（ｄ）　　発明の目的 本発明はセル・トランジスタのゲート電極及びソース・
ドレイン完成後ｌこ実効チャネル幅を変化せしめてなる
セル・トランジスタ構造及びその製造方法を提するもの
でｓ５、その目的とするところは多値出力レベルを有す
るＮＯＲ型マスクＲＯＭの製造手番を短縮せしめるにあ
る。
（ｅ）　　発明の構成 即ち本発明は、フィールド絶縁膜ｌこよって実効チャネ
ル幅が規定されたＭＩＳ）ランジスタよシなるメモリ・
セルと、フィールド？！ＲＭによって規定された領域に
ソース・ドレイン領域と異なる導電型の不純物導入領域
を有し、該不純物導入領域ｌこよシ実効チャネル幅が該
フィールド絶縁膜により規定された幅よシ小さい特定の
幅又は０に規定されたＭＩＳトランジスタよシなるメモ
リ・セルとが記憶すべき情報ｌこ応じて選択的に配列さ
れてなることを特徴とする半導体記憶装置、及びメモリ
・セルを構成するＭＩＳＩ−ランジスタのフィールド絶
縁膜で規定されたチャネル領域に、ソース・ドレイン領
域と異なる導電型の不純物を少なくともゲート電極及び
ゲート酸化膜を貫いて選択的にイオン注入することによ
シ、記憶すべき情報に応じてＭＭＩＳトランジスタの実
効チャネル幅を該フィールド絶劇１こよシ規定された幅
よう不さい特定の幅又は０に変える工程を有することを
特徴とする上記半導体記憶装置の製造方法に関するもの
である。
（ｆ）　　発明の実施例 以下本発明を実施例について、図を用いて詳細ｆこ説明
する。
第３図は、本発明の構造を有するＮＯＲ型マスクＲＯＭ
の一実施例に於ける電極配線及び眉間絶縁膜を透視した
上面図（イ）、及び該マスクＲＯＭに於ける第１のセル
トランジスタＴｒｙ、第２のセル・トランジスタＴ　ｒ
　１　、第３のセル・トランジスタＴｒ３　、第４のセ
ル・トランジスタＴｒ４それぞれの矢視断面図←ン、（
ハ）、に）、（ホ）である。そしてこれらの図に於て、
Ｐ−８ＵＢはｐ型シリコン（ｓｉ　）基体（不純物濃度
ｉ　〜２　Ｘ　１０Ｉ６（ａｔｍ／ｅｌＩ〕程度）、Ｆ
Ｌはフィールド酸化膜、ＯＸａはゲート酸化膜（厚さ５
００〜１０００（Ａ：］程度）、Ｇはｎ十厘多結晶Ｓｔ
ゲート電極、ＳはＶｉｇラインを含むＮ＋型ソース領斌
、Ｄはｎ串型ドレイン領域、Ｏｘ、は眉間絶縁膜、Ｌは
アルミニウム（Ａｔ）ドレイン配線、Ｐｔ　、’Ｐｔ　
、Ｐａはｐ型不純物導入領竣（表面濃度１０”　（ａｔ
ｒｎ／ｃｄ’）程彦）、ＷｆはＦＬで画定されたチャネ
ル領域の幅（例えば４〔μｍ〕、ＷＩはＦＬで規定され
た実効チャネル幅（例えば４〔μｍ））、Ｗ、はＰｌで
規定された実効チャネル幅（例えば３〔μｍ〕）、Ｗ、
はＰｔで規定された実効チャネル幅（例えば２〔μｆｆ
）を示す。
この構造に於て該マスクＲＯＭは、フィールド酸化膜Ｆ
Ｌの間隔によって実効チャネル幅Ｗ１が４［μｍ〕に規
定された最も低い出力レベルを有する第１のセル・トラ
ンジスタＴｒｌ　、狭い幅のｐ型不純物導入領域Ｐ１の
間隔によってＷ２が３〔μｍ〕こ規定されＴｒ＋　よシ
高い出力レベルを有する第２のセル・トランジスタＴｒ
、−広い幅のｐ型不純物導入領域Ｐ、の間隔によってＷ
ｊが２〔μｍ）ζこ規定されＴｒ２より更に高い出力レ
ベルを有する第３のセル・トランジスタＴｒｓ、及びｐ
型不純物導入領域Ｐ８によって実効チャネル幅が０に規
定されたＯＦＦ状態の第４のセル・トランジスタＴｒ４
によって４値ｔこ形成される。
次Ｃ（本発明の製造方法を、上記実施例の構造を有スる
第１のセル・トランジスタＴｒ、、第２のセル・トラン
ジスタＴ　ｒ　２　、及び第４のセル・トランジスタＴ
ｒ４の領岐を例にとって、第４図乃至第９図に示す工程
上面図（イ）、Ａ−Ａ　’矢視工程断面図（ロ）、Ｂ−
８’矢視工程断面図（ハ）、ｃ−ｃ　’矢視工程断面図
に）、Ｄ−Ｄ　’矢視工程断面図（ホ）、を用いて詳細
に説明する。
本発明の方法を用いて多値の出力レベルを有するＮＯＲ
型−スフＲＯＭを形成するに際して記通常のマスクＲＯ
Ｍと同様例えば選択酸化（ＬＯＧＯ８）法を用い、基板
又はウェル等の例えば１〜２　Ｘ　１０”　（ａ　ｔｍ
／ｃｄ：］程度の不純物濃度を有するｐ型シリコン（Ｓ
ｉ）基体（１）ＳＵＢ）１からなるメモリ・セル頭載の
表面に最小の出力レベルζこ合わせて、例えば４〔μｍ
〕程度のトランジスタ幅Ｗｔｒ即ちチャネル幅にセル・
トランジスタ形成領域２を画定表出するフィールド酸化
膜３を形成する。（第４図参照） なお通常フィールド酸化膜３の下部にはチャネル・カッ
ト層が形成されるが、発明ｌこ関係がないので省略する
。
次いで通常通り熱酸化を行ってＳｔ基体１０表出面に厚
さ５００〜１０００［Ａ］程度のゲート酸化＃（ＯＸＧ
）４を形成し、次いで該基体上に通常通シ化学気相成長
（ＣＶＤ）法を用いて厚さ４０００〜５０００（’Ａ）
程度の多結晶Ｓｉ層を形成１．％次いでガス拡散成るい
はイオン注入法によシ該多結晶ＳＩＮにｎ型不純物（例
えぼりん）を高濃度に導入し、次いで例えば四ふっ化炭
素（ＣＦ４　）十酸素（０，）によりリアクティブ・イ
オンエツチング法等をエツチング手段として用いるフォ
ト・リングラフィ技術ζこより該ｎ十型多結晶Ｓｉ層を
選択エツチングしてｎ十型多結晶Ｓｉゲート電極（Ｇ）
５を形成する。（第５図参照）次いで通常通りｎ＋＋多
結晶Ｓ１ゲート電極５及びフィールド酸化膜３をマスク
にし、ゲート酸化膜４を通して例えば８０（Ｋｅｙ）程
度の注入エネルギーでひ素（Ａｓｈ）を４Ｘ１０”（：
ａｔｍ／ｄ’）程度の高ドーズ量で選択的にイオン注入
し所定のアニール処理を施して、例えげ深さ３０ｏＯ〜
４０００［：Ａ）程度のｎ＋型ンソー領域６　（Ｖｓ　
ｓライン７を含む）及びｎ＋型トドレイン領域Ｄ）８を
形成する。
（第６図参照） 本発明に於ては上記工程を完了せしめた状態でＲＯＭ基
板を保管しておき、ユーザからのオーダを時期する。
そしてユーザからのオーダが来次第、要求された多値プ
ログラム情報ζこ基づいて次の工程からスタートする。
即ち先づ上記ＲＯＭ基板上にレジストＨ９を塗布形成し
た後、通常のフォト・プロセスを用いて高出力レベルに
形成しようとするトランジスタＴｒ。
に於けるチャネル領域の幅方向の両端部上を所望の幅で
表出する不純物導入窓ａＩ　＋　ｔＬｔ　、及びＯＦＦ
状態（こ形成しようとするトランジスタＴｒａに於ける
チャネル領域の上部全域を表出する不純物導入窓すを形
成し、次いで上記レジスト勝９をマスクにし、前記不純
物導入窓ａｌｒａ！＋及びｂからＴｒｔ及びＴｒ、のチ
ャネル領域に、例えば１６０（ＫｅＶ）程度の注入エネ
ルギーで多結晶Ｓ１ゲートー電極５及びゲート酸化膜４
を貫いて４〜５×１０１１〔ａｔｍ／ｃｒ／１〕程度の
ドーズ量でｐ型不純物例えば硼素（Ｂ＋）をイオン注入
し、これらチャネル領域（こＢ十注入領域１１　ａｌ　
ｌ　１１ａｔ＋１１ｂを形成する。（第７回診Ｍ） なおここでトランジスタの出力レベルを決めるのは、不
純物導入窓ａ１とａ！の間隔ｄａでありこの間隔は所望
の実効チャネル幅に不純物の拡散深さを加えた寸法に形
成される。即ち例えば本実施例の拡散深さ３０００　（
Ａ　〕の場合、実効チャネル幅３〔μｍ）ｊこ形成しよ
うとするＴｒ２に於ける間隔ｄａは約３．６〔μｍ〕と
する。この場合不純物導入窓をチャネル領域の片側に寄
せて１〔個〕にする方法をとらなかったのは、位置合わ
せ誤差による実効チャネル幅の変動を防止するためであ
る。
次いでレジスト膜９を除去した後、所定のアニール処理
を施して前記Ｂ＋が注入されているＴｒ。
及びＴｒ４のチャネル領域に例えば３０００〔久〕程度
の深さのｐ型領域１２ａ、１２ｂ及び１２ｃをそれぞれ
形成する。（第８図参Ｊｔりここでチャネル領域にｐ型
領域が形成されなかったＴｒｌはフィールド酸化膜３に
よって実効チャネル幅が規定される低出力レベルのセル
・トランジスタとなり、ｐ型領域１２ａ、１２ｂを有す
るＴｒ２が高出力レベルのセル・トランジスタとなシ、
チャネル領域全域にｐ型領域１２ｃが形成されたＴｒ４
がＯＦＦ状態のセル・トランジスタとなる。
次いで通常通り熱酸化法により８１１表面ｌこ薄い酸化
膜１３を形成した後、該基体上にＣＶＤ法を用いりん珪
酸ガラス（ＰＳＧ）等からなる層間絶縁Ｍ（ＯＸ＋　　
）１４を形成し、次いで通常のフォト・リングラフ技術
によシトレイン電極コンタクト窓１５及び図示しないソ
ース電極コンタクト窓等の電極コンタクト窓を形成し、
ＰＳＧのりフロー処理を行ってこれら電極コンタクト窓
をなだらかｆこした後、通常の配線形成技術をこよシ該
層間絶縁膜１４上にアルミニウム等からなる電極配線１
６を形成する。（第９図参照ン そして以後図示しないが、通常通り表面保護膜等の形成
がなされ、本発明の多値出力マスクＲＯＭは完成する。
（ｇン　発明の詳細 な説明したよう−こ本発明によれば、フィールド絶縁膜
によってチャネル幅が画定されるセル・トランジスタが
形成されている状態で時期せしめられていた被処理基板
を用いて、ユーザの指定する多値出力レベルにプログラ
ムされたＮＯＲ型マスクＲＯＭを形成することができる
。
従って該マスクＲＯＭの供給手番が従来に比べ大幅に短
縮される。
【図面の簡単な説明】
第１図はＮＯＲ型マスクＲＯＭの回路図及び上面模式図
、第２図は多値出力レベルを有する従来のセル構造の上
面図及び断面図、第３図は本発明の構造を有するＮＯＲ
型マスクＲＯＭの一実施例に於ける上面図及び断面図、
第４図乃至第９図は本発明の製造方法の一実施例に於け
る工程上面図及び工程断面図である。 図に於て、’Ｆｒ１ｌ　Ｔｒｔ　＋　Ｔｒｓ　＋　Ｔｒ
４はセル・トランジスタ、ｐｓＵＢ及び１はｐ型シＩＪ
コン基体、ＦＬ及び３はフィールド酸化膜、ＯＸＧ及び
４はゲー１［化膿、Ｇ及び５はｎ中型多結晶はｐ型不純
物導入領域、Ｗｆはフィールド酸化膜で画定されたチャ
ネル領域の幅、ＷＩ　ＨＷ２　＋Ｗｓは実効チャネル幅
、ＬＨ＋　ａｌ　ｌ　ｂは不純物導入窓、９はレジスト
膜、ｘｉａｌ’、１ｌａｌ　、１１ｂはＢ十注入領斌、
１２ａ、１２ｂ、１２ｃはｐ型領域を示す。 率　ｌ　の ＷＬ 吊　？　閃 寮　３　聞 （ロ）　　　　　　　　　　　（ハ）　　　　　　　　
　　　（１察５　図 （ロ）　　　　　　　　　　　（ハ）（＝）（ｂ）’（
ハ）（＝ン （ロ）（）＼）（ユ）

Claims (1)

  1. 【特許請求の範囲】 １、　フィールド絶Ｒ＃によって実効チャネル幅が規定
    されたＭＩＳトランジスタよシなるメモリ・セルと、フ
    ィールド絶縁膜によりて規定された領域にソース・ドレ
    イン領域と異なる導電型の不純物導入領域を有し、該不
    純物導入領域により実効チャネル幅が該フィールド絶縁
    膜によシ規定された幅よシ小さい特定の幅又は０に規定
    されたＭＩＳトランジスタよシなるメモリ・セルとが記
    憶すべき情報ζこ応じて選択的に配列されてなることを
    特徴とする半導体記憶装置。 ２　メモリ・セルを構成するＭＩＳトランジスタのフィ
    ールド絶縁膜で規定された領域に、ソース・ドレイン領
    域と異なる導電型の不純物を少なくともゲート電極及び
    ゲート酸化膜を貫いて選択的にイオン注入することによ
    り、記憶すべき情報に応じて紋ＭＩＳ）ランジスタの実
    効チャネル幅を該フィールド絶縁膜により規定された幅
    より小さい特定の幅又は０に変える工程を有することを
    特徴とする半導体記憶装置の製造方法。
JP58022271A 1983-02-14 1983-02-14 半導体記憶装置及びその製造方法 Granted JPS59148360A (ja)

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