JP3426424B2

JP3426424B2 - 半導体記憶装置及びその製造方法

Info

Publication number: JP3426424B2
Application number: JP25813195A
Authority: JP
Inventors: 文孝菅谷; 康夫佐藤
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1994-09-09
Filing date: 1995-09-11
Publication date: 2003-07-14
Anticipated expiration: 2015-09-11
Also published as: JPH08316341A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置及び
その製造方法に関し、特に、マスクＲＯＭと呼ばれる読
み出し専用の不揮発性メモリ及びその製造方法に関す
る。

【０００２】

【従来の技術】読み出し専用の不揮発性メモリ（ＲＯ
Ｍ）のうち、ウエハ加工工程においてプログラムを行う
ＲＯＭ、いわゆるマスクＲＯＭは、ＤＲＡＭ等に比較し
てメモリセルの構造が単純であるために格段に高集積化
及び大容量化が図れるとともに、量産向きで安価である
という特長を有する。

【０００３】従来のマスクＲＯＭの代表的なプログラム
方式としては、メモリセルを構成するＭＯＳトランジ
スタにビット線を接続するか否かで記憶状態“１”、
“０”に対応させる、メモリセルを構成するＭＯＳト
ランジスタのうちの特定のメモリセルのＭＯＳトランジ
スタのゲート酸化膜厚を大きくしてしきい値電圧を高く
し、そのしきい値電圧の違いを記憶状態として利用す
る、各メモリセルを構成するＭＯＳトランジスタのう
ちの特定のメモリセルのＭＯＳトランジスタのチャネル
領域にしきい値電圧制御用のイオン注入を行ってしきい
値電圧を変え、そのしきい値電圧の違いを記憶状態とし
て利用する等がある。

【０００４】以下、の方式を、図１１を参照しながら
説明する。

【０００５】図１１（ａ）に示すメモリセルＡでは、Ｐ
型シリコン基板１０１上にゲート酸化膜１０５を介して
ゲート電極１０２が形成されている。ゲート電極１０２
の両側にはそれぞれサイドウォール絶縁膜１０６が形成
されている。そして、シリコン基板１０１には、ゲート
電極１０２の両側において、Ｎ型の低濃度不純物拡散層
１０３及びＮ型の高濃度不純物拡散層１０４がそれぞれ
形成され、ＬＤＤ（Lightly Doped Drain)構造のＭＯＳ
トランジスタとなされている。そして、各高濃度不純物
拡散層１０４には、層間絶縁膜１０９に設けられたコン
タクト孔を介して、Ａｌ配線１０８が接続している。１
０７は保護膜である。

【０００６】一方、図１１（ｂ）に示すメモリセルＢ
は、かなり厚いゲート酸化膜１１５が形成されている以
外は、実質的にメモリセルＡと同じに構成されている。
そして、この厚いゲート酸化膜１１５によりこのメモリ
セルＢのＭＯＳトランジスタのしきい値電圧はメモリセ
ルＡのＭＯＳトランジスタのしきい値電圧に比べてかな
り高くなっており、通常のゲート電圧では、このメモリ
セルＢのＭＯＳトランジスタはオンしないようになって
いる。すなわち、メモリセルＡとメモリセルＢに同じゲ
ート電圧を与えたときに、一方はオンし、他方はオンし
ないことにより、記憶状態の“１”、“０”が得られ
る。

【０００７】また、上述したの方式では、図１１
（ａ）に示す各高濃度不純物拡散層１０４とＡｌ配線１
０８とのコンタクトを形成するか否かで、ビット線に接
続したメモリセルと接続しないメモリセルを作り、その
違いを記憶状態の“１”、“０”にそれぞれ対応させ
る。更に、の方式では、素子分離を行った直後に特定
のメモリセル領域にのみしきい値電圧制御用のイオン注
入を行い、以下、図１１（ａ）に示すようにメモリセル
のＭＯＳトランジスタを作成することにより、しきい値
電圧制御用のイオン注入を行ったメモリセルと行わなか
ったメモリセルとでのＭＯＳトランジスタのしきい値電
圧の違いを記憶状態の“１”、“０”にそれぞれ対応さ
せる。

【０００８】

【発明が解決しようとする課題】マスクＲＯＭにおいて
は、一般的に、製造初期の段階でプログラムを行うもの
ほど高集積化が図れるが、プログラムデータを受け取っ
てから製品を納入するまでの期間、いわゆるＴＡＴ（Tu
rn Around Time) が長くなるという問題がある。すなわ
ち、上述したの方式では、ＴＡＴは短いが高集積化が
難しいという問題があり、の方式では、高集積化は図
れるがＴＡＴが長くなるという問題がある。また、の
方式では、さらに、しきい値電圧制御用のイオン注入の
工程が必要なため、工程数が増えるという問題もある。
また、の方式では、メモリセルＢのゲート酸化膜１１
５を厚く形成する手段として、これを素子分離工程でフ
ィールド酸化膜と同時に形成することが行われるが、そ
の場合には、の方式よりもさらにＴＡＴが長くなると
いう問題があった。

【０００９】ところで、半導体記憶装置では、一つのメ
モリセルについて１ビットのデータを記憶させるのが普
通であるが、素子や配線の微細化が限界に近づいている
ことなどから、一つのメモリセルに複数ビットのデータ
を記憶させる多値記憶方式のメモリ（多値記憶半導体メ
モリ）が提案されている。これについては、例えば、
「 IEEE TRANSACTION ON COMPUTERS, VOL.C-35, No.2,
FEBRUARY 1988 " A Survey of Multivalued Memories"
, DAVID A. RICH 」を参照することができる。

【００１０】上記文献には、マスクＲＯＭの一つのメモ
リセルに複数ビットのデータを対応させた多値マスクＲ
ＯＭを得る方法として、各セルのトランジスタのしきい
値電圧を複数設定する方法と、各セルのトランジスタの
活性領域の幅を複数設定する方法が述べられている。

【００１１】上記の文献によると、前者のしきい値電圧
を複数設定する方法は、複数回のイオン注入によってメ
モリセルごとにトランジスタのしきい値電圧を変え、各
しきい値に複数ビットのそれぞれのデータを対応させ
る。この方法では、トランジスタのしきい値が異なる
と、ＯＮ状態において流れる電流が異なることに着目
し、ＯＮ状態のときにビット線に流れる電流の値を検出
することによってデータの読み出しを行う。一方、後者
の活性領域の幅を設定する方法は、メモリセルごとに活
性領域の幅を変え、各幅にそれぞれのデータを対応させ
る。データの読み出しは、ＯＮ状態のときに活性領域に
幅によって流れる電流が異なることから、この電流を検
出することによって行う。

【００１２】以上述べた従来の多値マスクＲＯＭのう
ち、複数のしきい値電圧を設定するものは、素子の集積
度を高めることはできるが、イオン注入の工程を複数回
にわたって行わなければならないため、工程数の増加に
よる作業性の低下及び製造コストの上昇という問題があ
る。一方、活性領域の幅を設定する方法は、一回のフォ
トリソグラフィによって活性領域の複数の幅を設定する
ことができるので、製造工程が増加することはないが、
データを読み出すときの感度を十分なものとするため
に、設定する各活性領域の幅の差をある程度以上大きく
とる必要があり、このことが素子の高集積化を図る上で
の妨げとなる。

【００１３】そこで、本発明の第１の目的は、ＴＡＴが
短いマスクＲＯＭを簡単な構成及び製造方法で提供する
ことである。

【００１４】また、本発明の第２の目的は、一つのメモ
リセルに複数ビットのデータを記憶させる場合でも、製
造工程が増加せず、しかも素子の寸法を縮小して高集積
化を図ることが可能となる半導体記憶装置及びその製造
方法で提供することである。

【００１５】

【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体記憶装置では、ゲート電極の両
側の第１導電型の半導体基板内にそれぞれ形成された一
対の比較的高濃度の第２導電型の第１の不純物拡散層及
びこれらの第１の不純物拡散層の内側の前記半導体基板
内にそれぞれ形成された一対の比較的低濃度の第２導電
型の第２の不純物拡散層を有する第１のＭＯＳトランジ
スタを含む第１のメモリセルと、少なくとも一方の側の
前記第２の不純物拡散層を有しない第２のＭＯＳトラン
ジスタを含む第２のメモリセルとを備え、前記第１のＭ
ＯＳトランジスタと前記第２のＭＯＳトランジスタとの
しきい値電圧の違いを前記第１のメモリセルと前記第２
のメモリセルの記憶状態の違いとして利用する。

【００１６】本発明の一態様では、前記第１の不純物拡
散層の不純物濃度が１０²⁰／cm³ 以上であり、前記第２
の不純物拡散層の不純物濃度が１０¹⁹／cm³ 以下であ
る。

【００１７】本発明の半導体記憶装置の製造方法は、第
１導電型の半導体基板のメモリセルとすべき領域の上に
ゲート絶縁膜及びその上にゲート電極をそれぞれパター
ン形成する工程と、前記メモリセルのうちの所定のメモ
リセルの前記ゲート電極の少なくとも一方の側の前記半
導体基板をイオン注入マスクで覆う工程と、前記イオン
注入マスク及び各メモリセルの前記ゲート電極をマスク
として前記半導体基板内に第２導電型の不純物を比較的
低濃度に導入する工程と、前記イオン注入マスクを除去
する工程と、各メモリセルの前記ゲート電極の側部に絶
縁膜からなる側壁を形成する工程と、各メモリセルの前
記半導体基板内に前記ゲート電極及び前記側壁をマスク
として第２導電型の不純物を比較的高濃度に導入する工
程とを有する。

【００１８】本発明の半導体記憶装置は、ゲート電極
と、前記ゲート電極の両側壁にそれぞれ形成されたサイ
ドウォール絶縁膜と、前記サイドウォール絶縁膜に整合
したソース及びドレインとを有する第１〜第４のトラン
ジスタを含み、前記第１のトランジスタは、チャネル領
域の前記ソース側に前記ソースと比較して低濃度の不純
物層を有し、前記第２のトランジスタは、チャネル領域
の前記ドレイン側に前記ドレインと比較して低濃度の不
純物層を有し、前記第３のトランジスタは、チャネル領
域の前記ソース側と前記ドレイン側の両方に前記ソース
及び前記ドレインと比較して低濃度の不純物層を有し、
前記第４のトランジスタは、チャネル領域の前記ソース
側と前記ドレイン側のいずれにも不純物層を有しないも
のであり、前記第１〜第４のトランジスタのうちのいず
れかが、各メモリセルに作り分けられることによって、
各メモリセルに２ビットのデータが記録されている。

【００１９】

【００２０】本発明の一態様では、前記第１〜第３のト
ランジスタの前記不純物層の不純物濃度は、１０¹⁸／cm
³ 以下であり、前記第１〜第４のトランジスタのソース
領域及びドレイン領域の不純物濃度は、１０¹⁹／cm³ 以
上である。

【００２１】本発明の一態様では、前記第１のトランジ
スタは２ビットデータの「０１」に対応し、前記第２の
トランジスタは２ビットデータの「１０」に対応し、前
記第３のトランジスタは２ビットデータの「１１」に対
応し、前記第４のトランジスタは２ビットデータの「０
０」に対応している。

【００２２】本発明の半導体記憶装置の製造方法は、ゲ
ート電極と、前記ゲート電極の両側壁にそれぞれ形成さ
れたサイドウォール絶縁膜と、前記サイドウォール絶縁
膜に整合してソース及びドレインとを有し、各々電気的
特性が異なる第１〜第４のトランジスタを含む半導体記
憶装置を製造するに際して、第１導電型の半導体基板上
の前記第１〜第４のトランジスタに応じた４種類の各活
性領域にゲート絶縁膜を介してゲート電極を形成する工
程と、各メモリセル領域にフォトレジストを堆積させる
工程と、それぞれのメモリセル領域に記録すべきデータ
に応じて、前記フォトレジストを４種類のパターンで露
光する工程と、前記露光の後に不要なフォトレジストを
除去することにより、前記第１のトランジスタに応じた
前記活性領域にはチャネル領域の前記ドレイン側のみを
マスクし、前記第２のトランジスタに応じた前記活性領
域にはチャネル領域の前記ソース側のみをマスクし、前
記第３のトランジスタに応じた前記活性領域にはチャネ
ル領域の前記ソース側と前記ドレイン側のいずれもマス
クせず、前記第４のトランジスタに応じた前記活性領域
にはチャネル領域の前記ソース側と前記ドレイン側の両
方をマスクするように、前記各活性領域に所定のマスク
パターンを形成する工程と、前記各活性領域に不純物イ
オンビームを照射して、前記各活性領域のうち前記フォ
トレシストでマスクされていない部分に不純物イオンを
注入して低濃度不純物領域を形成する工程と、前記各活
性領域の前記ゲート電極の両側壁にそれぞれサイドウォ
ール絶縁膜を形成する工程と、前記サイドウォール絶縁
膜をマスクとして前記各活性領域に不純物イオンビーム
を照射して、マスクされていない領域に前記低濃度不純
物領域に比較して高濃度に不純物を注入してソースまた
はドレインとなる高濃度不純物領域を形成する工程とを
具備し、チャネル領域の前記ソース側に前記低濃度不純
物領域を有する前記第１のトランジスタと、チャネル領
域の前記ドレイン側に前記低濃度不純物領域を有する前
記第２のトランジスタと、チャネル領域の前記ソース側
と前記ドレイン側の両方に前記低濃度不純物領域を有す
る前記第３のトランジスタと、チャネル領域の前記ソー
ス側と前記ドレイン側のいずれにも前記低濃度不純物領
域を有しない前記第４のトランジスタとを、各メモリセ
ルに作り分けられることによって、前記各メモリセルに
２ビットのデータを記録する。

【００２３】

【作用】本発明では、各メモリセルを構成するＬＤＤ構
造のＭＯＳトランジスタの低濃度不純物拡散層を設ける
か設けないかにより、しきい値電圧の異なる２種類のメ
モリセルを作り、これらのメモリセルを論理状態
“１”、“０”にそれぞれ対応させてデータの記憶を行
う。このプログラム工程は、上述したの方式よりも早
く、の方式よりも遅い段階で行われる。従って、本
発明は、それらの方式の中間的な特長を有する。

【００２４】また、本発明の別の構成によると、第１〜
第４のトランジスタは、不純物層の有無及びその位置に
よって、構造がそれぞれに異なる４種類のトランジスタ
となる。この構造の違いによって、同じゲート電圧を印
加した場合でも、流れるソース−ドレイン電流が異な
る。従って、メモリセルのトランジスタとしてこの４種
類の異なるトランジスタを用い、データに応じて各メモ
リセルに対応する種類のトランジスタを作り分けること
によって、各メモリセルに２ビットのデータを記録する
ことができる。データの読み出しは、同一のゲート電圧
を印加したときの、ソース−ドレイン電流を検出するこ
とによって行うことができる。

【００２５】また、その製造方法においては、低濃度不
純物領域を形成した後に、ゲート電極の側面に側壁酸化
膜を形成し、これをマスクとしてソース及びドレインの
ためのイオン注入を行うことによって低濃度不純物領域
の有無及びその位置によって電気的特性を変えることが
できるため、第１〜第４のトランジスタを作り分けるこ
とができる。

【００２６】

【実施例】以下、本発明の第１の実施例を図１〜図５を
参照して説明する。

【００２７】図１に、本発明の第１の実施例によるマス
クＲＯＭの２つのメモリセルＡ、Ｂの構成を夫々示す。

【００２８】図１（ａ）に示すメモリセルＡでは、Ｐ型
シリコン基板１上にゲート酸化膜５を介してゲート電極
２が形成されている。ゲート電極２の両側壁にはそれぞ
れサイドウォール絶縁膜６が形成され、一方、シリコン
基板１には、ゲート電極２に整合した形で一対のＮ型の
低濃度不純物拡散層３が、サイドウォール絶縁膜６に整
合した形で一対のＮ型の高濃度不純物拡散層４がそれぞ
れ形成され、ＬＤＤ構造のＭＯＳトランジスタとなされ
ている。そして、このＭＯＳトランジスタのソース及び
ドレインを実質的に構成する一対の高濃度不純物拡散層
４に、層間絶縁膜９に設けられたコンタクト孔を通じ
て、ソース線及びビット線をそれぞれ構成するＡｌ配線
８が接続している。７は保護膜である。

【００２９】一方、図１（ｂ）に示すメモリセルＢは、
一対の低濃度不純物拡散層３が設けられていないことを
除いて、メモリセルＡと実質的に同一構造である。そし
て、低濃度不純物拡散層３が存在しないことにより、Ｍ
ＯＳトランジスタの実質的なソース／ドレイン間隔が大
きくなって、しきい値電圧が、メモリセルＡのそれより
も高くなる。そこで、両者のしきい値電圧の間の電圧を
夫々のゲート電極２に与えることにより、メモリセルＡ
が導通したときにメモリセルＢが導通しないようにでき
る。すなわち、メモリセルＡ、Ｂのうちの一方を論理状
態“０”に対応させ、他方を論理状態“１”に対応させ
ることにより、データが記憶される。

【００３０】なお、本実施例では、メモリセルＢにおい
て、一対の低濃度不純物拡散層３の両方を設けないよう
にしているが、片方のみを設けないようにしてもよい。

【００３１】次に、図１のメモリセルＡ、Ｂの製造方法
を図２〜図５を参照して説明する。なお、これらの各図
において、メモリセルＡの製造工程を図２（ａ）〜図５
（ａ）に、メモリセルＢの製造工程を図２（ｂ）〜図５
（ｂ）にそれぞれ示す。

【００３２】まず、図２（ａ）及び（ｂ）に示すよう
に、所定の素子分離を行った後、１０Ω・cm程度の比抵
抗を有するＰ型シリコン基板１の表面を熱酸化すること
により、膜厚１００〜２００Å程度のゲート酸化膜５を
形成する。次いで、膜厚が１０００〜４０００Å程度の
多結晶シリコン膜を全面に堆積した後、フォトリソグラ
フィー及び異方性エッチングにより、この多結晶シリコ
ン膜を０．８μｍ以下の幅の線状にパターニングし、ゲ
ート電極２を形成する。

【００３３】次に、図３（ｂ）に示すように、メモリセ
ルＢ側において、ゲート電極２を含む素子領域の全体を
フォトレジスト１０で覆い、この状態で、図３（ａ）に
示すように、全面にイオン注入３０１を行い、メモリセ
ルＡのゲート電極２の両側の素子領域にのみＮ型の不純
物イオンを比較的低濃度に導入して、低濃度不純物拡散
層３を形成する。イオン注入３０１の条件としては、不
純物に燐を使用する場合、注入エネルギー２０ＫｅＶ、
ドーズ量４．０×１０¹³／cm² 程度とする。低濃度不純
物拡散層３の不純物濃度は、１０¹⁹／cm³ 程度以下であ
ればよい。なお、メモリセルＢにおいて、低濃度不純物
拡散層３の一方のみを形成しないようにする場合は、こ
の工程で、メモリセルＢの低濃度不純物拡散層３を形成
しない側の素子領域のみをフォトレジスト１０で覆い、
イオン注入３０１を行う。

【００３４】次に、図４（ａ）及び（ｂ）に示すよう
に、フォトレジスト１０を除去した後、ＣＶＤ法により
シリコン酸化膜を全面に堆積し、このシリコン酸化膜を
異方性エッチングしてエッチバックすることにより、ゲ
ート電極２の両側部にサイドウォール絶縁膜６を形成す
る。このとき、シリコン酸化膜の堆積膜厚を制御するこ
でサイドウォール絶縁膜６の形成幅を制御することがで
きる。

【００３５】次に、図５（ａ）及び（ｂ）に示すよう
に、ゲート電極２及びサイドウォール絶縁膜６をマスク
としてＮ型の不純物の比較的高濃度のイオン注入５０２
を行うことにより、メモリセルＡ、Ｂのそれぞれに高濃
度不純物拡散層４を形成した後、熱処理を行い、メモリ
セルＡの低濃度不純物拡散層３及びメモリセルＡ、Ｂの
高濃度不純物拡散層４をそれぞれ活性化する。イオン注
入５０２の条件としては、不純物に燐を使用する場合、
注入エネルギー２０ＫｅＶ、ドーズ量４．０×１０¹⁵／
cm² 程度とする。高濃度不純物拡散層４の不純物濃度
は、１０²⁰／cm³ 程度以上であればよい。

【００３６】次に、図１（ａ）及び（ｂ）に示すよう
に、ＰＳＧ膜などの層間絶縁膜９をＣＶＤ法によって堆
積し、異方性エッチングにより高濃度不純物拡散層４を
部分的に露出させた後、ＣｕやＳｉを添加したＡｌ配線
８を形成する。さらに、シリコン窒化膜などの保護膜７
を全面に形成する。

【００３７】以上の工程により、異なる論理状態に対応
した２種類のメモリセルＡ、Ｂをそれぞれ製造すること
ができる。すなわち、図３の工程以降を、与えられたプ
ログラムデータに基いて行い、メモリセルＡ、Ｂを作り
分けることにより、与えられたプログラムの内容を記憶
させることができる。

【００３８】この本実施例の方式によれば、既述した
の方式に比較して集積度を高めることが可能である。す
なわち、ソース／ドレインへのコンタクトの有無でプロ
グラムする方式の場合、完全に非導通のメモリセルがで
きるために、各メモリセルのＭＯＳトランジスタが並列
になるＮＯＲ型の回路方式が採られる。しかし、ＮＯＲ
型は、ＭＯＳトランジスタが直列になるＮＡＮＤ型に比
較して、集積密度が低いという問題がある。上述した本
実施例の方式では、しきい値電圧を変えることによりプ
ログラムするので、ＮＡＮＤ型の回路方式を採ることが
でき、これにより集積度を高めることが可能となる。ま
た、本実施例の方式は、既述したの方式に比較し
て、プログラム工程が後の方にあるので、ＴＡＴが短
い。さらに、本実施例の方式を、特定のメモリセルのＭ
ＯＳトランジスタの不純物拡散層を全く形成しないこと
によりプログラムする方式と比較すると、後者の場合に
は、既述したの方式と同様、完全に非導通のメモリセ
ルができるために、ＮＯＲ型の回路方式を採らなければ
ならないが、本実施例の方式では、ＬＤＤ構造の低濃度
不純物拡散層の有無でプログラムしているので、ＮＡＮ
Ｄ型の回路方式を採ることができる。また、不純物拡散
層を全く形成しない場合には、イオン注入マスクを２回
多く使わなければならないため工程数が増加する。そし
て、これにより、メモリセルＡで、短チャネル化に伴う
しきい値電圧の経時変化や相互コンダクタンスの劣化を
防止できるというＬＤＤ構造の特長を生かしつつ、簡単
且つ確実にプログラムすることができる。

【００３９】以上、本発明を一実施例につき説明した
が、本発明は、上述の実施例に限定されるものではな
い。例えば、低濃度不純物拡散層３及び高濃度不純物拡
散層４に導入する不純物は、燐に代えて砒素やアンチモ
ンを使用することにより、極浅接合を形成することがで
きる。また、低濃度不純物拡散層３と高濃度不純物拡散
層４に導入する不純物は互いに異なるようにしてもよ
い。さらに、ゲート電極２は、多結晶シリコンに代えて
シリサイドやポリサイドを用いることにより、シート抵
抗を低減できる。さらに、ゲート絶縁膜は、シリコン酸
化膜に代えて酸窒化膜を使用することにより、ホットキ
ャリア耐性などを改善できる。さらに、サイドウォール
絶縁膜６は、シリコン酸化膜に代えてシリコン窒化膜を
使用するようにしてもよい。

【００４０】次に、本発明の第２の実施例について、図
６〜１０を参照して説明する。

【００４１】図６は、一つのメモリセルに多値記憶を可
能とするための異なる構造を持った４つのｎチャネルト
ランジスタを示した概略断面図、図７は図６に示す４つ
のｎチャネルトランジスタの電気的特性を示したグラ
フ、図８〜１０は図６に示した４つのｎチャネルトラン
ジスタの製造方法を工程順に示した概略断面図であり、
各図の（ａ）〜（ｄ）は、図６の（ａ）〜（ｄ）に対応
する。なお、図６及び図８〜９では、便宜上、図の左側
をソース、右側をドレインとする。

【００４２】図６（ａ）〜（ｄ）に示すように、４つの
ｎチャネルトランジスタＴｒ１〜Ｔｒ４は、いずれも、
ｐ型半導体基板１１、２１、３１、４１、ゲート絶縁膜
１２、２２、３２、４２、ゲート電極１３、２３、３
３、４３、側壁１４ａ、２４ａ、３４ａ、４４ａ、１４
ｂ、２４ｂ、３４ｂ、４４ｂ、Ｎ⁺のソース側不純物拡
散層１５、２５、３５、４５、同じくＮ⁺のドレイン側
不純物拡散層１６、２６、３６、４６を含む点で共通す
る。

【００４３】さらに、トランジスタＴｒ１を除く各トラ
ンジスタＴｒ２〜Ｔｒ４は、それぞれ、活性領域に導電
型がＮ^-の低濃度不純物拡散層（以下「ＬＤＤ層」と称
す）２７、３７、４７ａ、４７ｂを有する。このＬＤＤ
層２７、３７、４７ａ、４７ｂは、トランジスタＴｒ２
ではソース側（２７）にあってソース側不純物拡散層２
５の一部となっており、トランジスタＴｒ３ではドレイ
ン側（３７）にあってドレイン側不純物拡散層３６の一
部となっており、トランジスタＴｒ４ではソース側（４
７ａ）とドレイン側（４７ｂ）の両方にあってそれぞれ
の不純物拡散層４５、４６の一部となっている。

【００４４】図７は、いずれの側にもＬＤＤ層がないト
ランジスタＴｒ１、ソース側にＬＤＤ層が形成されたト
ランジスタＴｒ２、ドレイン側にＬＤＤ層が形成された
トランジスタＴｒ３、両側にＬＤＤ層が形成されたトラ
ンジスタＴｒ４のそれぞれについて、横軸にゲート電圧
（Ｖｇ）、縦軸にドレイン−ソース間電流（Ｉds）をと
って、Ｖｇ−Ｉds特性をプロットしたものである。この
図より、ゲート電圧Ｖｇを同じにしたときに流れる電流
Ｉdsの値は、図６に示す４つのトランジスタの種類によ
って異なることが分かる。

【００４５】即ち、トランジスタに一定のゲート電圧を
印加したときの電流Ｉdsの値を見ることによって、その
トランジスタが図１に示すどの種類のトランジスタであ
るかを特定できる。従って、例えば、トランジスタＴｒ
１に「００」、トランジスタＴｒ２に「０１」、トラン
ジスタＴｒ３に「１０」、トランジスタＴｒ４に「１
１」という２ビットのデータを予め対応させ、メモリの
製造工程において、記憶させたいデータに基づいて各セ
ルにトランジスタＴｒ１〜Ｔｒ４のうちのいずれかを形
成すれば、一つのメモリセルにつき、２ビットのデータ
が記録される多値マスクＲＯＭを得る事が出来る。この
多値マスクＲＯＭからデータを読み出すときは、各セル
のトランジスタに一定のゲート電圧Ｖｇを印加して、電
流Ｉdsの値を検出する。

【００４６】なお、トランジスタの種類を明確に特定で
きるためには、各トランジスタの電流Ｉdsの値が、相互
に十分に識別できる程度に異なることが望ましい。この
電流Ｉdsの値は、ソース領域１５、２５、３５、４５、
ドレイン領域１６、２６、３６、４６の不純物濃度及び
ＬＤＤ層２７等の不純物濃度を適当に変えることによっ
て、制御することができる。本実施例では、かかる点を
考慮して、ＬＤＤ層不純物濃度を１０¹⁸／ｃｍ³以下と
し、ソース領域及びドレイン領域の不純物濃度を１０¹⁹
／ｃｍ³以上とする。

【００４７】次に、図８〜１０を参照して、図６に示す
４つのトランジスタＴｒ１〜Ｔｒ４を作り分ける方法に
ついて説明する。なお、これらの図では、図６と同様
に、（ａ）（ｂ）（ｃ）（ｄ）の順でＴｒ１、Ｔｒ２、
Ｔｒ３、Ｔｒ４を示すものとする。

【００４８】まず、図８において、１０Ω・ｃｍ程度の
比抵抗をもつｐ型半導体基板１１、２１、３１、４１を
熱酸化することにより、基板の素子活性領域の表面に、
膜厚が７０〜１５０Å程度のゲート絶縁膜１２、２２、
３２、４２を形成する。そして、ゲート絶縁膜上の全面
に、ＣＶＤ法によって、膜厚１０００〜４０００Å程度
の多結晶シリコン膜を堆積させる。その後、フォトリソ
グラフィによって、この多結晶シリコン膜を０．８μｍ
以下の幅の線状にパターニングし、図８に示すようなゲ
ート電極１３、２３、３３、４３を形成する。

【００４９】次に、フォトレジスト５０をそれぞれの活
性領域に塗布し、そして形成するトランジスタの種類に
応じてフォトレジスト５０を選択的に露光する。この露
光パターンが、プログラムの内容そのものに対応する。
その後、フォトレジストの種類（ポジ型、ネガ型）に応
じて、露光された部分又は露光されない部分のフォトレ
ジストを除去することによって、図９に示すように、部
分的にフォトレジスト５０が残され、トランジスタの種
類に応じた異なるパターンで、各トランジスタの活性領
域がマスクされる。即ち、トランジスタＴｒ１の場合に
は全体がマスクされ、トランジスタＴｒ２の場合にはド
レイン側（右側）のみがマスクされ、トランジスタＴｒ
３の場合にはソース側（左側）のみがマスクされ、トラ
ンジスタＴｒ４の場合にはいずれの側もマスクされな
い。このマスクのされ方の違いが、記憶する２ビットの
データの違いに対応する。

【００５０】この状態で、ドーズ量を４×１０¹²／ｃｍ
²程度、エネルギーを２０ｋｅＶ程度として、Ｐイオン
のイオン注入を行う。このＰイオンは、マスクされてい
ない部分においてのみｐ型半導体基板に注入され、注入
された部分の基板表面には低濃度の不純物層５１が形成
される。

【００５１】次に、マスクとして用いられたフォトレジ
スト５０を除去する。そして、ＣＶＤ法を用いて全面に
ＳｉＯ₂膜を堆積させた後、これをエッチバックして、
図１０に示すように、ゲート電極１３、２３、３３、４
３の両側面に、側壁１４ａ、１４ｂ、２４ａ、２４ｂ、
３４ａ、３４ｂ、４４ａ、４４ｂを形成する。

【００５２】そして、再びＰイオンを、今度はドーズ量
を４×１０²⁰／ｃｍ²程度に高め、エネルギーを２０ｋ
ｅＶ程度にして、ｐ型半導体基板に注入する。このと
き、ゲート電極及びその両側面の各側壁がマスクとなっ
て、マスクされていない基板表面に、高濃度の不純物層
５２が形成される。その後、低濃度の不純物層５１と高
濃度の不純物層５２をアニールすることにより、各トラ
ンジスタＴｒ１〜Ｔｒ４には、図６に示すように、Ｎ^-
のＬＤＤ層２７、３７、４７ａ、４７ｂ、Ｎ⁺のソース
側不純物拡散層１５、２５、３５、４５、及びＮ⁺のド
レイン側不純物拡散層１６、２６、３６、４６が形成さ
れ、それぞれの不純物濃度は、ＬＤＤ層において１０¹⁸
／ｃｍ³以下、ソース及びドレインの不純物拡散層にお
いて１０¹⁹／ｃｍ³以上となる。

【００５３】以上の工程により、多値記憶マスクＲＯＭ
に用いる４種類のｎチャネルトランジスタの主要部分が
形成される。そして各トランジスタは、ＬＤＤ層の有無
及びその位置によって２ビットのデータに対応する。従
って、かかるトランジスタを多数マトリクス状に配置
し、所定の配線を行うことによって、プログラムがなさ
れた多値記憶マスクＲＯＭが得られる。

【００５４】なお、本発明は、上記実施例には限定され
ず、その要旨の範囲内において種々の変更が可能であ
る。例えば上記実施例では、メモリセルのトランジスタ
をｎチャネルトランジスタとしたが、本発明はこれに限
定されず、ｐチャネルトランジスタからなるメモリセル
とすることも可能である。その場合は、ＬＤＤ層の導電
型はｐ^-とする。また、各トランジスタと２ビットデー
タとの対応のさせ方は、上記実施例で説明したものには
限られず、任意の対応のさせ方が可能である。

【００５５】

【発明の効果】本発明によれば、各メモリセルのＭＯＳ
トランジスタのＬＤＤ構造を形成するときのイオン注入
を選択的に行って、そのＬＤＤ構造の低濃度不純物拡散
層の有無でデータの記憶を行うようにしたので、簡単な
工程でプログラムすることができ、ＴＡＴが比較的短
く、且つ、高集積化が可能である。

【００５６】また、本発明によれば、簡単な構造の違い
によって電気的特性が異なる４種類のトランジスタが得
られ、記憶すべきデータに応じてこの４種類のトランジ
スタを各メモリセルに作り分けることによって、一つの
メモリセルに２ビットのデータを記録することが可能と
なる多値記憶半導体メモリを提供することができる。

【００５７】また、４種類のトランジスタの構造の違い
が、チャネル領域における低濃度不純物層の有無及びそ
の配置の違いによるものであるため、通常のトランジス
タを形成するのと同じ工程数で、かかる構造の違いを有
する４つのトランジスタを作り分けることができ、しか
も、各トランジスタの素子活性領域の幅はすべて通常の
トランジスタと同じであるため、通常のトランジスタと
同程度に微細化・高集積化を図ることができ、従って、
かかるトランジスタをメモリセルとして使用することに
より、低コストで、かつ高集積化を図ることが可能な多
値記憶半導体メモリの製造方法を提供することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるマスクＲＯＭの２
種類のメモリセルを示す概略断面図である。

【図２】図１の２種類のメモリセルの製造工程を示す概
略断面図である。

【図３】図１の２種類のメモリセルの製造工程を示す概
略断面図である。

【図４】図１の２種類のメモリセルの製造工程を示す概
略断面図である。

【図５】図１の２種類のメモリセルの製造工程を示す概
略断面図である。

【図６】本発明の第２の実施例によるマスクＲＯＭの４
種類のメモリセルを示す概略断面図である。

【図７】図６の４種類のメモリセルの特性を示すグラフ
である。

【図８】図６の４種類のメモリセルの製造工程を示す概
略断面図である。

【図９】図６の４種類のメモリセルの製造工程を示す概
略断面図である。

【図１０】図６の４種類のメモリセルの製造工程を示す
概略断面図である。

【図１１】従来のマスクＲＯＭの２種類のメモリセルを
示す概略断面図である。

【符号の説明】

１Ｐ型シリコン基板２ゲート電極３低濃度不純物拡散層４高濃度不純物拡散層５ゲート酸化膜６サイドウォール絶縁膜７保護膜８Ａｌ配線９層間絶縁膜１０フォトレジスト３０１、５０２イオン注入

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平５−102434（ＪＰ，Ａ) 特開平４−119665（ＪＰ，Ａ) 特開昭59−124158（ＪＰ，Ａ) 特開平４−256360（ＪＰ，Ａ) 特開昭62−248251（ＪＰ，Ａ) 特開平７−66302（ＪＰ，Ａ) 特開昭59−160893（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8246 H01L 27/112

Claims

(57)【特許請求の範囲】

【請求項１】ゲート電極と、前記ゲート電極の両側壁
にそれぞれ形成されたサイドウォール絶縁膜と、前記サ
イドウォール絶縁膜に整合したソース及びドレインとを
有する第１〜第４のトランジスタを含み、前記第１のトランジスタは、チャネル領域の前記ソース
側に前記ソースと比較して低濃度の不純物層を有し、前記第２のトランジスタは、チャネル領域の前記ドレイ
ン側に前記ドレインと比較して低濃度の不純物層を有
し、前記第３のトランジスタは、チャネル領域の前記ソース
側と前記ドレイン側の両方に前記ソース及び前記ドレイ
ンと比較して低濃度の不純物層を有し、前記第４のトランジスタは、チャネル領域の前記ソース
側と前記ドレイン側のいずれにも不純物層を有しないも
のであり、前記第１〜第４のトランジスタのうちのいずれかが、各
メモリセルに作り分けられることによって、各メモリセ
ルに２ビットのデータが記録されていることを特徴とす
る半導体記憶装置。
【請求項２】前記第１〜第４のトランジスタは、ｎチ
ャネルトランジスタであることを特徴とする請求項１に
記載の半導体記憶装置。
【請求項３】前記第１〜第４のトランジスタは、ｐチ
ャネルトランジスタであることを特徴とする請求項１に
記載の半導体記憶装置。
【請求項４】前記第１〜第３のトランジスタの前記不
純物層の不純物濃度は、１０¹⁸／ｃｍ³以下であり、前
記第１〜第４のトランジスタの前記ソース及び前記ドレ
インの不純物濃度は、１０¹⁹／ｃｍ³以上であることを
特徴とする請求項１に記載の半導体記憶装置。
【請求項５】前記第１のトランジスタは２ビットデー
タの「０１」に対応し、前記第２のトランジスタは２ビ
ットデータの「１０」に対応し、前記第３のトランジス
タは２ビットデータの「１１」に対応し、前記第４のト
ランジスタは２ビットデータの「００」に対応している
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】ゲート電極と、前記ゲート電極の両側壁
にそれぞれ形成されたサイドウォール絶縁膜と、前記サ
イドウォール絶縁膜に整合してソース及びドレインとを
有し、各々電気的特性が異なる第１〜第４のトランジス
タを含む半導体記憶装置を製造するに際して、第１導電型の半導体基板上の前記第１〜第４のトランジ
スタに応じた４種類の各活性領域にゲート絶縁膜を介し
てゲート電極を形成する工程と、各メモリセル領域にフォトレジストを堆積させる工程
と、それぞれのメモリセル領域に記録すべきデータに応じ
て、前記フォトレジストを４種類のパターンで露光する
工程と、前記露光の後に不要なフォトレジストを除去することに
より、前記第１のトランジスタに応じた前記活性領域に
はチャネル領域の前記ドレイン側のみをマスクし、前記
第２のトランジスタに応じた前記活性領域にはチャネル
領域の前記ソース側のみをマスクし、前記第３のトラン
ジスタに応じた前記活性領域にはチャネル領域の前記ソ
ース側と前記ドレイン側のいずれもマスクせず、前記第
４のトランジスタに応じた前記活性領域にはチャネル領
域の前記ソース側と前記ドレイン側の両方をマスクする
ように、前記各活性領域に所定のマスクパターンを形成
する工程と、前記各活性領域に不純物イオンビームを照射して、前記
各活性領域のうち前記フォトレシストでマスクされてい
ない部分に不純物イオンを注入して低濃度不純物領域を
形成する工程と、前記各活性領域の前記ゲート電極の両側壁にそれぞれサ
イドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜をマスクとして前記各活性領
域に不純物イオンビームを照射して、マスクされていな
い領域に前記低濃度不純物領域に比較して高濃度に不純
物を注入してソースまたはドレインとなる高濃度不純物
領域を形成する工程とを具備し、チャネル領域の前記ソース側に前記低濃度不純物領域を
有する前記第１のトランジスタと、チャネル領域の前記
ドレイン側に前記低濃度不純物領域を有する前記第２の
トランジスタと、チャネル領域の前記ソース側と前記ド
レイン側の両方に前記低濃度不純物領域を有する前記第
３のトランジスタと、チャネル領域の前記ソース側と前
記ドレイン側のいずれにも前記低濃度不純物領域を有し
ない前記第４のトランジスタとを、各メモリセルに作り
分けられることによって、前記各メモリセルに２ビット
のデータを記録することを特徴とする半導体記憶装置の
製造方法。