DE19815873A1 - Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung - Google Patents

Abstract

Die vorliegende Erfindung schafft ein Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung mit einer Matrix von in einem Substrat (10) angeordneten Halbleiterspeicherelementen, vorzugsweise MOSFETs, mit folgenden Schritten: Bilden der Halbleiterspeicherelemente einschließlich zumindest eines Teils der Gatestruktur (50), so daß die Kanalgebiete (40) ein erstes Dotierungsprofil aufweisen; Bilden einer ersten Maske (100) über den Halbleiterspeicherelementen, welche derart strukturiert ist, daß für eine erste Gruppe der Halbleiterspeicherelemente unter einem ersten vorbestimmten Winkel (alpha) zur Hauptflächennormalen (n) des Substrats (10) ein erster Dotierstoff in das Kanalgebiet (40) von der Seite des ersten Dotierungsgebiets (20) einbringbar ist; Einbringen (I1) des ersten Dotierstoffs für die erste Gruppe der Halbleiterspeicherelemente, so daß die entsprechenden Kanalgebiete (40) ein zweites Dotierungsprofil aufweisen; Bilden einer zweiten Maske (100') über den Halbleiterspeicherelementen, welche derart strukturiert ist, daß für eine zweite Gruppe der Halbleiterspeicherelemente unter einem zweiten vorbestimmten Winkel (alpha') zur Hauptflächennormalen (n) des Substrats (10) ein zweiter Dotierstoff in das Kanalgebiet (40) von der Seite des zweiten Dotierungsgebiets (30) einbringbar ist; und Einbringen (I2) des zweiten Dotierstoffs für die zweite Gruppe der Halbleiterspeicherelemente, so daß die entsprechenden Kanalgebiete (40) ein drittes oder ein viertes ...

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstel­ lung einer Halbleiter-Speichervorrichtung mit einer Matrix von in einem Substrat angeordneten Halbleiterspeicherelemen­ ten mit jeweils einem ersten Dotierungsgebiet, welches einen ersten Leitungstyp aufweist; einem zweiten Dotierungsgebiet, welches den ersten Leitungstyp aufweist und vom ersten Dotie­ rungsgebiet beabstandet ist; einem zwischen dem ersten und dem zweiten Dotierungsgebiet liegenden Kanalgebiet, welches einen zweiten Leitungstyp aufweist; und einer über dem Kanal­ gebiet vorgesehenen Gatestruktur.

Obwohl prinzipiell auf beliebige derartige Halbleiter-Spei­ chereinrichtungen anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf RON- Speicher bzw. Nurlesespeicher erläutert, welche MOS-Transi­ storen als Halbleiterspeicherelemente aufweisen.

Fig. 4 ist eine schematische Darstellung eines bekannten Halbleiterspeicherelements in Form eines n-Kanal-MOSFET, wie er üblicherweise in solch einem ROM-Speicher verwendet wird.

In Fig. 4 bezeichnet 10 ein p⁻-Substrat, 20 ein erstes n⁺- Dotierungsgebiet (Source), 30 ein zweites n⁺-Dotierungsge­ biet (Drain), 40 ein Kanalgebiet und 50 einen Gatestapel bzw. Gatestack (allgemein auch als Gatestruktur bezeichnet). Die einzelnen Komponenten des Gatestapels 50 sind bekannt und aus Gründen der Übersichtlichkeit nicht näher erläutert.

Das gleiche Prinzip wird selbstverständlich auch für p-Kanal- MOSFETs angewendet, lediglich sämtliche Leitungstypen sind dort umgekehrt. Bekannterweise lassen sich beide Typen in der CMOS-Technolgie kombinieren.

Die Einsatzspannungen von solchen MOSFET's werden üblicher­ weise durch ihre Kanaldotierung eingestellt. Im vorliegenden Beispiel ist die Kanaldotierung homogen längs des Kanals 40 zwischen Source 20 und Drain 30 gewählt, kann aber in einem aufwendigeren Prozeß auch inhomogen gewählt werden, um be­ stimmte Erfordernisse besser zu erfüllen. Um beispielsweise die Spannungsfestigkeit bzw. den Lawinendurchbruch zu verbes­ sern, können LDD(Lightly Doped Drain = leicht dotierter Drain)-Gebiete vorgesehen werden, in einem NMOS z. B. ein schwach dotiertes n⁻-Gebiet vor dem n⁺-Drain. Eine weitere Möglichkeit besteht im Einbauen asymmetrischer n⁻-Gebiete in den Kanal bei p-Kanal-MOSFETs oder asymmetrischer p⁻-Gebiete in den Kanal bei n-Kanal-MOSFETs.

Bei den besagten ROM-Speichern werden jedoch häufig homogene Kanaldotierungen verwendet, da an die entsprechenden MOSFETs keine hohen elektrischen Anforderungen gestellt werden und der Prozeß daher so einfach wie möglich gehalten werden soll. Eine gängige Methode zur Programmierung solcher ROM-Speicher besteht darin, die Einsatzspannungen der im ROM-Zellenfeld verwendeten MOSFETs entsprechend des gewünschten ROM-Inhalts durch geeignet maskierte vertikale Kanalimplantationen zu mo­ difizieren. Mit anderen Worten schafft man zwei Typen von MOSFETs, einen ersten Typ mit einer ersten Einsatzspannung (z. B. ohne Kanalimplantation) und einen zweiten Typ mit einer zweiten Einsatzspannung (z. B. mit Kanalimplantation). Dem ei­ nen Typ wird die logische "1" zugeordnet und dem anderen Typ die logische "0". Mithin kann jeder derart programmierte Transistor ein einziges Bit speichern.

Ein ständiges Ziel bei der Speicherentwicklung ist die Erhö­ hung der Speicherdichte, d. h. der Anzahl von Bits, welche pro Flächeneinheit bzw. Volumeneinheit speicherbar sind. Ein er­ ster Ansatz in dieser Richtung ist die stetige Verkleinerung der beteiligten Strukturen, beispielweise durch ROM-Speicher mit gefalteten Grabenstrukturen.

Ein weiterer Ansatz besteht darin, daß die Halbleiterspei­ cherelemente derart zu modifizieren, daß sie jeweils mehr als ein Bit speichern können. Dies läßt sich beispielsweise da­ durch erreichen, daß man mehr als einen Typ von Kanalimplan­ tation durchführt.

Beispielsweise können mit vier verschiedenen Kanaldotierungen vier verschiedene Einsatzspannungen, also vier Bits pro Spei­ cherzelle, erzeugt werden. Mit einer geeigneten Ausleseschal­ tung können die verschiedenen Einsatzspannungen unterschieden werden.

Als nachteilig bei diesem Verfahren hat sich heraus gestellt, daß es aufwendig ist und mindestens drei Maskenebenen mit drei Implantationen benötigt, um vier Bits pro Speicherzelle zu erreichen. Weiterhin findet die Kanalimplantation meist relativ früh im Gesamtprozeß statt, was eine ungünstige Turn­ around-time ergibt.

Die Aufgabe der vorliegenden Erfindung ist es, ein verein­ fachtes Verfahren zur Herstellung einer Halbleiter-Speicher­ vorrich-tung anzugeben, deren Halbleiterspeicherelemente mehr als ein Bit speichern können.

Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Verfahren gelöst.

Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, daß abweichend von der üblichen vertikalen Pro­ grammmierimplantation schräg implantiert wird, nachdem der Gatestack gebildet worden ist, wobei letzterer selbstjustie­ rend wirkt. Beim Auslesen läßt sich die stromrichtungsabhän­ gige Einsatzspannung unsymmetrisch implantierter MOSFETs aus­ nutzen.

Das erfindungsgemäße Verfahren weist gegenüber den bekannten Lösungsansätzen u. a. folgende Vorteile auf. Es können mit nur zwei Maskenebenen zwei Bits pro Speicherzelle eingerichtet werden. Dies erspart eine Maskenebene im Vergleich zum oben beschriebenen üblichen Verfahren.

Durch die Selbstjustierung durch den Gatestack ist eine Packungsdichte der Transistoren von 4F² realisierbar, wobei F die Strukturauflösung im verwendeten Prozeß bezeichnet.

Die Programmierung findet erst spät im Prozeß statt, d. h. nach den Source/Drain-Implantationsschritten, was eine gün­ stige Turn-around-time ermöglicht.

Bei sicherheitsrelevanten Anwendungen ist ein nachträgliches Auslesen durch Rückpräparation nur schwer möglich.

In den Unteransprüchen finden sich vorteilhafte Weiterbildun­ gen und Verbesserungen des in Anspruch 1 angegebenen Verfah­ rens.

Gemäß einer bevorzugten Weiterbildung wird das Einbringen des ersten und zweiten Dotierstoffs durch eine jeweilige Implan­ tation ausgeführt. Dies ermöglicht eine genaue Steuerung der Einbringung des Dotierstoffs zur unsymmetrischen Dotierung des Kanalbereichs.

Gemäß einer weiteren bevorzugten Weiterbildung wird in der ersten und zweiten Implantation mit derselben Dosis und/oder unter betragsmäßig demselben Winkel implantiert. Somit muß praktisch nur ein Implantationsprozeß optimiert werden.

Gemäß einer weiteren bevorzugten Weiterbildung ist das erste Dotierungsprofil eine konstante, vorzugsweise geringe, Do­ tierstoffkonzentration entsprechend derjenigen des Substrats. Als Substrat soll dabei der Bereich verstanden werden, in dem der betreffende MOSFET gebildet ist. Dieses Substrat kann u. U. vom physikalischen Trägersubstrat verschieden sein.

Gemäß einer weiteren bevorzugten Weiterbildung wird durch die erste Implantation ein erstes Implantationsgebiet erzeugt, das einen an das erste Dotierungsgebiet angrenzenden Teil des Kanalgebiets aufdotiert und einen danebenliegenden Teil des ersten Dotierungsgebiets gegendotiert.

Gemäß einer weiteren bevorzugten Weiterbildung wird durch die zweite Implantation ein zweites Implantationsgebiet erzeugt, das einen an das zweite Dotierungsgebiet angrenzenden Teil des Kanalgebiets aufdotiert und einen danebenliegenden Teil des zweiten Dotierungsgebiets gegendotiert.

Gemäß einer weiteren bevorzugten Weiterbildung wird bei den Halbleiterspeicherelementen, bei denen die erste Implantation und die zweite Implantation durchgeführt wird, ein Zwischen­ raum zwischen dem ersten und dem zweiten Implantationsgebiet belassen. Dadurch wird erreicht, daß die betreffende Einsatz­ spannung nicht zu stark ansteigt.

Gemäß einer weiteren bevorzugten Weiterbildung werden die er­ ste und/oder die zweite Maske mit Implantationsöffnungen aus­ gebildet, die teilweise über der Gatestruktur und teilweise über dem danebenliegenden betreffenden Dotierungsbereich lie­ gen. Dies schafft eine optimale Selbstjustierung durch den Gatestack.

Gemäß einer weiteren bevorzugten Weiterbildung sind die erste und/oder die zweite Maske eine Lackmaske. Dies ist die ko­ stengünstigste Form für die Maske(n), jedoch können ggfs. auch Nitridmasken, Oxid/Nitridmasken u. a. verwendet werden.

Gemäß einer weiteren bevorzugten Weiterbildung werden die beiden Maskierungs- und Implantationsschritte n-mal für je­ weils zwei weitere Implantationen wiederholt, um Halbleiter­ speicherelemente zu schaffen, deren Kanalgebiete (n+1)×4 ver­ schiedene Dotierungsprofile aufweisen, wobei n eine natürli­ che Zahl ist. Damit lassen sich nicht nur zwei Bit, sondern drei, vier, fünf, . . . Bit pro Speicherzelle einrichten.

Gemäß einer weiteren bevorzugten Weiterbildung sind die Halb­ leiterspeicherelemente vertikale oder laterale MOS-Transisto­ ren.

Gemäß einer weiteren bevorzugten Weiterbildung ist die Halb­ leiter-Speichervorrichtung ein ROM-Speicher.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher er­ läutert.

Es zeigen:

Fig. 1 eine schematische Darstellung eines Herstellungs­ schritts eines Halbleiterspeicherelements der Halb­ leiter-Speichervorrichtung gemäß einer ersten Aus­ führungsform der vorliegenden Erfindung;

Fig. 2 eine schematische Darstellung eines weiteren Her­ stellungsschritts des Halbleiterspeicherelements der Halbleiter-Speichervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung;

Fig. 3 eine schematische Darstellung des Source-Drain- Stromflusses des Halbleiterspeicherelements der Halbleiter-Speichervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung; und

Fig. 4 eine schematische Darstellung eines bekannten Halb­ leiterspeicherelements in Form eines n-Kanal- MOSFET.

In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.

Fig. 1 ist eine schematische Darstellung eines Herstellungs­ schritts eines Halbleiterspeicherelements der Halbleiter- Speichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.

In Fig. 1 bezeichnen 10 ein Substrat, 20 ein erstes Dotie­ rungsgebiet, 30 ein zweites Dotierungsgebiet, 40 ein Kanalge­ biet, 50 einen Gatestapel, 60 ein erstes Implantationsgebiet, I1 eine erste Implantation, 100 eine erste Lackmaske, n eine Hauptflächennormale des Substrats 10 und α einen ersten Im­ plantationswinkel.

Die Halbleiterspeicherelemente bei der ersten Ausführungsform sind laterale MOS-Transistoren entsprechend der Darstellung von Fig. 4. Die daraus aufgebaute Halbleiter-Speichervorrich­ tung ist ein ROM-Speicher.

Zunächst werden in an sich bekannter Weise das erste Dotie­ rungsgebiet 20 (Source), welches einen ersten Leitungstyp aufweist und das zweite Dotierungsgebiet 30 (Drain), welches den ersten Leitungstyp aufweist und vom ersten Dotierungsge­ biet 20 beabstandet ist, im Substrat 10 gebildet.

Zwischen dem ersten und dem zweiten Dotierungsgebiet 20, 30 liegt das Kanalgebiet 40, welches einen zweiten Leitungstyp aufweist, der hier demjenigen des Substrats entspricht. Über dem Kanalgebiet 40 wird die bekannte Gatestruktur 50 vorgese­ hen.

Zu diesem Zeitpunkt weisen alle Kanalgebiete 40 ein und das­ selbe erste Dotierungsprofil auf, nämlich eine konstante re­ lativ geringe Dotierstoffkonzentration entsprechend derjeni­ gen des Substrats 10.

Dann erfolgt das Bilden der ersten Maske 100 in Form einer Lackmaske über den Halbleiterspeicherelementen, welche derart strukturiert ist, daß für eine erste Gruppe der Halbleiter­ speicherelemente unter dem ersten vorbestimmten Winkel α zur Hauptflächennormalen n des Substrats 10 ein erster Dotier­ stoff in das Kanalgebiet 40 von der Seite des ersten Dotie­ rungsgebiets 20 einbringbar ist. Wie in Fig. 1 gezeigt, wird die erste Maske 100 mit Implantationsöffnungen ausgebildet, die teilweise über der Gatestruktur 50 und teilweise über dem danebenliegenden ersten Dotierungsbereich 20 liegen.

Dann erfolgt das Einbringen des ersten Dotierstoffs für die erste Gruppe der Halbleiterspeicherelemente, so daß die ent­ sprechenden Kanalgebiete 40 ein zweites Dotierungsprofil auf­ weisen, und zwar durch eine erste Implantation I1. Durch diese erste Implantation I1 wird das erste Implantationsge­ biet 60 erzeugt, das einen an das erste Dotierungsgebiet 20 angrenzenden Teil des Kanalgebiets 40 aufdotiert (Einsatz­ spannung nimmt zu) und einen danebenliegenden Teil des ersten Dotierungsgebiets 20 gegendotiert.

Fig. 2 ist eine schematische Darstellung eines weiteren Her­ stellungsschritts des Halbleiterspeicherelements der Halblei­ ter-Speichervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung.

In Fig. 2 bezeichnen zusätzlich zu den bereits eingeführten Bezugszeichen 70 ein zweites Implantationsgebiet, I2 eine zweite Implantation, 100' eine zweite Lackmaske und α' einen zweiten Implantationswinkel.

Nach Entfernen der ersten Maske 100 erfolgt das Bilden der zweiten Maske 100' wiederum in Form einer Lackmaske über den Halbleiterspeicherelementen, welche derart strukturiert ist, daß für eine zweite Gruppe der Halbleiterspeicherelemente un­ ter dem zweiten vorbestimmten Winkel α' zur Hauptflächen­ normalen n des Substrats 10 ein zweiter Dotierstoff in das Kanalgebiet 40 von der Seite des zweiten Dotierungsgebiets 30 einbringbar ist. Wie in Fig. 2 gezeigt, wird die zweite Maske 100' mit Implantationsöffnungen ausgebildet, die teilweise über der Gatestruktur 50 und teilweise über dem danebenlie­ genden zweiten Dotierungsbereich 30 liegen.

Dann erfolgt das Einbringen des zweiten Dotierstoffs, der im vorliegenden Beispiel dem ersten Dotierstoff gleicht, für die zweite Gruppe der Halbleiterspeicherelemente, so daß die ent­ sprechenden Kanalgebiete 40 ein drittes oder ein viertes Do­ tierungsprofil abhängig davon aufweisen, ob in sie von der Seite des ersten Dotierungsgebiets 20 der erste Dotierstoff eingebracht worden ist oder nicht, und zwar durch eine zweite Implantation I2.

In der ersten und zweiten Implantation I1, I2 wird mit der­ selben Dosis und unter betragsmäßig demselben Winkel |α| = |α'| implantiert.

Durch die zweite Implantation I2 wird ein zweites Implanta­ tionsgebiet 70 erzeugt, das einen an das zweite Dotierungsge­ biet 30 angrenzenden Teil des Kanalgebiets 40 aufdotiert (Einsatzspannung nimmt zu) und einen danebenliegenden Teil des zweiten Dotierungsgebiets 30 gegendotiert.

Damit bei den Halbleiterspeicherelementen mit dem in Fig. 2 gezeigten dritten Dotierungsprofil, bei denen die erste Im­ plantation I1 und die zweite Implantation I1 durchgeführt werden, die Einsatzspannung nicht zu sehr zunimmt, wird ein Zwischenraum zwischen dem ersten und dem zweiten Implantati­ onsgebiet 60, 70 belassen.

Diese Verfahrensschritte, bei denen jeweils eine Seite be­ stimmter MOSFETs implantiert wird, resultieren als in einer Struktur mit vier Gruppen von Transistoren, nämlich der er­ sten Gruppe ohne jegliche Implantation, der zweiten Gruppe mit einer rechtsseitigen Implantation, der dritten Gruppe mit einer rechtsseitigen und einer linksseitigen Implantation und der vierten Gruppe mit einer linksseitigen Implantation.

Fig. 3 ist eine schematische Darstellung des Source-Drain- Stromflusses des Halbleiterspeicherelements der Halbleiter- Speichervorrichtung gemäß der ersten Ausführungsform der vor­ liegenden Erfindung.

In Fig. 3 bezeichnet A die Kurve für den Stromfluß von rechts nach links und B die Kurve für den Stromfluß von links nach rechts für ein Halbleiterspeicherelement im Zustand von Fig. 1 mit lediglich einer rechtsseitigen Dotierung, und zwar in Abhängigkeit von der Gatespannung. Die rechtsseitige Dotie­ rung ist der Source/Drain-Dotierung entgegengesetzt.

Deutlich zu erkennen ist die Tatsache, daß in Abhängigkeit von der Richtung des Stromflusses eine unterschiedliche Ein­ satzspannung (Bereich des steilen Stromanstiegs) vorgefunden wird. Dies kann durch eine geeignet Auswerteschaltung erfaßt werden und somit bestimmt werden, welches Bit in dem betref­ fenden MOSFET gespeichert ist.

Obwohl die vorliegende Erfindung vorstehend anhand bevorzug­ ter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modi­ fizierbar.

Insbesondere können n-mal jeweils zwei weitere Implantationen ausgeführt werden, um Halbleiterspeicherelemente zu schaffen, deren Kanalgebiete (n+1)×4 verschiedene Dotierungsprofile aufweisen, wobei n eine natürliche Zahl ist.

Auch ist die besondere Ausgestaltung der Halbleiterspeicher­ elemente nicht auf die gezeigten MOFFETs beschränkt, sondern kann auf beliebige gategesteuerte Speicherbauelemente übertra­ gen werden.

Claims (12)

1. Verfahren zur Herstellung einer Halbleiter-Speichervor­ richtung mit einer Matrix von in einem Substrat (10) angeord­ neten Halbleiterspeicherelementen mit jeweils einem ersten Dotierungsgebiet (20), welches einen ersten Leitungstyp auf­ weist; einem zweiten Dotierungsgebiet (30), welches den er­ sten Leitungstyp aufweist und vom ersten Dotierungsgebiet (20) beabstandet ist; einem zwischen dem ersten und dem zwei­ ten Dotierungsgebiet (20, 30) liegenden Kanalgebiet (40), welches einen zweiten Leitungstyp aufweist; und einer über dem Kanalgebiet (40) vorgesehenen Gatestruktur (50) mit fol­ genden Schritten:

• a) Bilden der Halbleiterspeicherelemente einschließlich zu­ mindest eines Teils der Gatestruktur (50), so daß die Ka­ nalgebiete (40) ein erstes Dotierungsprofil aufweisen;
• b) Bilden einer ersten Maske (100) über den Halbleiterspei­ cherelementen, welche derart strukturiert ist, daß für eine erste Gruppe der Halbleiterspeicherelemente unter ei­ nem ersten vorbestimmten Winkel (α) zur Hauptflächennorma­ len (n) des Substrats (10) ein erster Dotierstoff in das Kanalgebiet (40) von der Seite des ersten Dotierungsge­ biets (20) einbringbar ist;
• c) Einbringen (I1) des ersten Dotierstoffs für die erste Gruppe der Halbleiterspeicherelemente, so daß die entspre­ chenden Kanalgebiete (40) ein zweites Dotierungsprofil aufweisen;
• d) Bilden einer zweiten Maske (100') über den Halbleiterspei­ cherelementen, welche derart strukturiert ist, daß für eine zweite Gruppe der Halbleiterspeicherelemente unter einem zweiten vorbestimmten Winkel (α') zur Hauptflächen­ normalen (n) des Substrats (10) ein zweiter Dotierstoff in das Kanalgebiet (40) von der Seite des zweiten Dotierungs­ gebiets (30) einbringbar ist; und
• e) Einbringen (12) des zweiten Dotierstoffs für die zweite Gruppe der Halbleiterspeicherelemente, so daß die entspre­ chenden Kanalgebiete (40) ein drittes oder ein viertes Do­ tierungsprofil abhängig davon aufweisen, ob in sie von der Seite des ersten Dotierungsgebiets (20) der erste Dotier­ stoff eingebracht worden ist oder nicht.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Ein­ bringen des ersten und zweiten Dotierstoffs durch eine jewei­ lige Implantation (I1, I2) ausgeführt wird.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß in der ersten und zweiten Implantation (I1, I2) mit derselben Dosis und/oder unter betragsmäßig demselben Winkel (α, α') implan­ tiert wird.

4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das erste Dotierungsprofil eine konstante, vorzugsweise geringe, Do­ tierstoffkonzentration entsprechend derjenigen des Substrats (10) ist.

5. Verfahren nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß durch die erste Implantation (I1) ein erstes Implantationsgebiet (60) erzeugt wird, das einen an das erste Dotierungsgebiet (20) angrenzenden Teil des Kanalgebiets (40) aufdotiert und einen danebenliegenden Teil des ersten Dotierungsgebiets (20) ge­ gendotiert.

6. Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß durch die zweite Implantation (I2) ein zweites Implantationsgebiet (70) erzeugt wird, das einen an das zweite Dotierungsgebiet (30) angrenzenden Teil des Kanalgebiets (40) aufdotiert und einen danebenliegenden Teil des zweiten Dotierungsgebiets (30) ge­ gendotiert.

7. Verfahren nach Anspruch 6 dadurch gekennzeichnet, daß bei den Halbleiterspeicherelementen, bei denen die erste Implantation (I1) und die zweite Implantation (I1) durchgeführt wird, ein Zwischenraum zwischen dem ersten und dem zweiten Implanta­ tionsgebiet (60, 70) belassen wird.

8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste und/oder die zweite Maske (100, 100') mit Implantationsöff­ nungen ausgebildet werden, die teilweise über der Gatestruk­ tur (50) und teilweise über dem danebenliegenden betreffenden Dotierungsbereich (20, 30) liegen.

9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste und/oder die zweite Maske (100, 100') eine Lackmaske sind.

10. Verfahren nach einem der Ansprüche 2 bis 9, dadurch gekennzeichnet, daß die Schritte b) bis e) n-mal für jeweils zwei weitere Implanta­ tionen wiederholt werden, um Halbleiterspeicherelemente zu schaffen, deren Kanalgebiete (n+1)×4 verschiedene Dotierungs­ profile aufweisen, wobei n eine natürliche Zahl ist.

11. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Halb­ leiterspeicherelemente vertikale oder laterale MOS-Transisto­ ren sind.

12. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Halb­ leiter-Speichervorrichtung ein ROM-Speicher ist.