WO1999053544A1 - Verfahren zur herstellung einer halbleiter-speichervorrichtung - Google Patents

Verfahren zur herstellung einer halbleiter-speichervorrichtung Download PDF

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WO1999053544A1
WO1999053544A1 PCT/DE1999/000829 DE9900829W WO9953544A1 WO 1999053544 A1 WO1999053544 A1 WO 1999053544A1 DE 9900829 W DE9900829 W DE 9900829W WO 9953544 A1 WO9953544 A1 WO 9953544A1
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WO
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semiconductor memory
region
doping
implantation
memory elements
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Application number
PCT/DE1999/000829
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English (en)
French (fr)
Inventor
Andreas Rusch
Yoichi Otani
Steffen ROTHENHÄUSSER
Alexander Trüby
Ulrich Zimmermann
Original Assignee
Infineon Technologies Ag
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Publication date
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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38—Doping programmed, e.g. mask ROM
    • H10B20/387—Source region or drain region doping programmed

Definitions

  • the present invention relates to a method for the manufacture ⁇ development of a semiconductor memory device comprising a matrix arranged in a substrate semiconductor memory elements each having a first doped region having a first conductivity type; a second doping region which has the first conductivity type and is spaced apart from the first doping region; a channel region lying between the first and the second doping region and having a second conductivity type; and a gate structure provided over the channel area.
  • FIG. 4 is a schematic illustration of a known semiconductor memory element in the form of an n-channel MOSFET, as is usually used in such a ROM memory.
  • 10 denotes a p substrate, 20 a first n + doping region (source), 30 a second n + doping region (drain), 40 a channel region and 50 a gate stack or gate stack (generally also as Gate structure called).
  • the individual components of the gate stack 50 are known and are not explained in more detail for reasons of clarity.
  • MOSFETs p-channel MOSFETs
  • both types can be combined in CMOS technology.
  • the threshold voltages of such MOSFEs are usually set by their channel doping.
  • the channel doping is chosen homogeneously along the channel 40 between source 20 and drain 30, but can also be selected inhomogeneously in a more complex process in order to better meet certain requirements.
  • a MOS for example, a weakly doped n "region in front of the n + drain Installation of asymmetrical n ⁇ regions in the channel with p-channel MOSFETs or asymmetrical p _ regions in the channel with n-channel MOSFETs.
  • a common method for programming such ROM memories is to modify the threshold voltages of the MOSFETs used in the ROM cell array in accordance with the desired ROM content by means of suitably masked vertical channel implantations.
  • two types of MOSFETs are created, a first type with a first threshold voltage
  • Each transistor programmed in this way can therefore store a single bit.
  • a constant goal in memory development is to increase the storage density, ie the number of bits that can be stored per unit area or volume unit.
  • a first approach in this direction is the constant shrinking of the structures involved, for example by means of ROM memories with folded trench structures.
  • Another approach is to modify the semiconductor memory elements in such a way that they can each store more than one bit. This can be achieved, for example, by performing more than one type of channel implantation.
  • four different threshold voltages ie four bits per memory cell
  • the different operating voltages can be differentiated with a suitable readout circuit.
  • the object of the present invention is to provide a simplified method for producing a semiconductor memory device, the semiconductor memory elements of which can store more than one bit.
  • the idea on which the present invention is based is that, deviating from the usual vertical program implantation, implantation is carried out obliquely after the gate stack has been formed, the latter having a self-adjusting effect.
  • the current direction-dependent threshold voltage of asymmetrically implanted MOSFETs can be used. 4
  • the method according to the invention has the following advantages over the known approaches, among others. With only two mask levels, two bits per memory cell can be set up. This saves one mask level compared to the usual method described above.
  • the self-adjustment by the gate stack makes it possible to achieve a packing density of the transistors of 4F 2 , where F denotes the structure resolution in the process used.
  • Programming takes place late in the process, i.e. after the source / drain implantation steps, which enables a favorable turn-around-time.
  • the introduction of the first and second dopant is carried out by a respective implantation. This enables precise control of the introduction of the dopant for asymmetrical doping of the channel region.
  • the first and second implantations are implanted with the same dose and / or at the same angle in terms of amount.
  • the first and second implantations are implanted with the same dose and / or at the same angle in terms of amount.
  • the first doping profile is a constant, preferably low, dopant concentration corresponding to that of the substrate.
  • the area in which 5 the relevant MOSFET is formed. This substrate may possibly be different from the physical carrier substrate.
  • the first implantation produces a first implantation region which doped a part of the channel region adjoining the first doping region and counter-doped an adjacent part of the first doping region.
  • the second implantation produces a second implantation region which doped a part of the channel region adjoining the second doping region and counter-doped an adjacent part of the second doping region.
  • an intermediate space is left between the first and the second implantation region. This ensures that the threshold voltage in question does not rise too much.
  • the first and / or the second mask are formed with implantation openings which are partly above the gate structure and partly above the relevant doping region located next to it. This creates an optimal self-adjustment through the gate stack.
  • the first and / or the second mask are a lacquer mask. This is the most cost-effective form for the mask (s), however, nitride masks, oxide / nitride masks etc. can also be used if necessary. be used.
  • the two masking and implantation steps are repeated n times for two further implantations in order to To create 6 memory elements whose channel regions (n + l) x4 have different doping profiles, where n is a natural number. This means that not only two bits, but three, four, five, ... bits per memory cell can be set up.
  • the semiconductor memory elements are vertical or lateral MOS transistors.
  • the semiconductor memory device is a ROM memory.
  • FIG. 1 shows a schematic illustration of a manufacturing step of a semiconductor memory element of the semiconductor memory device according to a first embodiment of the present invention
  • FIG. 2 shows a schematic illustration of a further production step of the semiconductor memory element of the semiconductor memory device according to the first embodiment of the present invention
  • FIG. 3 shows a schematic illustration of the source-drain current flow of the semiconductor memory element
  • a semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 4 shows a schematic illustration of a known semiconductor memory element in the form of an n-channel
  • FIG. 1 is a schematic illustration of a manufacturing step of a semiconductor memory element of the semiconductor memory device according to a first embodiment of the present invention.
  • 10 denotes a substrate, 20 a first doping region, 30 a second doping region, 40 a channel region, 50 a gate stack, 60 a first implantation region, II a first implantation, 100 a first resist mask, n a main surface normal of the substrate 10 and ⁇ a first implantation angle.
  • the semiconductor memory elements in the first embodiment are lateral MOS transistors as shown in FIG. 4.
  • the semiconductor memory device constructed therefrom is a ROM memory.
  • the first doping region 20 which has a first conductivity type and the second doping region 30 (drain), which has the first conductivity type and is spaced apart from the first doping region 20, are formed in the substrate 10 in a manner known per se.
  • the channel region 40 which has a second conductivity type, which corresponds here to that of the substrate.
  • the known gate structure 50 is provided above the channel region 40.
  • the first mask 100 is formed in the form of a resist mask over the semiconductor memory elements, which is structured in such a way that for a first group of semiconductor memory elements at the first predetermined angle oc to the main surface normal n of the substrate 10, a first dopant into the channel region 40 from the Side of the first doping region 20 can be introduced.
  • the first mask 100 is formed with implantation openings, which are partly above the gate structure 50 and partly above the adjacent first doping region 20.
  • the first dopant for the first group of semiconductor memory elements is introduced, so that the corresponding channel regions 40 have a second doping profile, specifically by means of a first implantation II.
  • This first implantation II produces the first implantation region 60, the one on the first doping region 20 doped on the adjacent part of the channel region 40 (threshold voltage increases) and an adjacent part of the first doping region 20 counterdoped.
  • FIG. 2 is a schematic illustration of another manufacturing step of the semiconductor memory element of the semiconductor memory device according to the first embodiment of the present invention.
  • a second implantation region, 12 a second implantation, 100 'a second resist mask and ⁇ ' a second implantation angle.
  • the second mask 100 ′ is again formed in the form of a lacquer mask over the semiconductor memory elements, which is structured in such a way that for a second group of semiconductor memory elements at a second predetermined angle ′ to the main surface normal n of the substrate 10 second dopant in the 9 channel region 40 can be introduced from the side of the second doping region 30.
  • the second mask 100 ′ is formed with implantation openings, which are partly above the gate structure 50 and partly above the adjacent second doping region 30.
  • the second dopant which in the present example is identical to the first dopant, is introduced for the second group of semiconductor memory elements, so that the corresponding channel regions 40 have a third or a fourth doping profile depending on whether they come from the side of the first
  • the first dopant has been introduced or not, by a second implantation 12.
  • the second implantation 12 creates a second implantation region 70, which doped a part of the channel region 40 adjacent to the second doping region 30 (threshold voltage increases) and counter-doped an adjacent part of the second doping region 30.
  • FIG. 3 is a schematic illustration of the source-drain current flow of the semiconductor memory element of the semiconductor memory device according to the first embodiment of the present invention.
  • A denotes the curve for the current flow from right to left and B the curve for the current flow from left to right for a semiconductor memory element in the state of FIG. 1 with only a doping on the right, depending on the gate voltage.
  • the right-hand doping is opposite to the source / drain doping.
  • two further implantations can be carried out n times in each case in order to create semiconductor memory elements whose channel regions (n + 1) x4 have different doping profiles, n being a natural number.
  • the special configuration of the semiconductor memory elements is also not limited to the MOFFETs shown, but can be transferred to any gate-controlled memory components.

Landscapes

  • Semiconductor Memories (AREA)

Abstract

Die vorliegende Erfindung schafft ein Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung mit einer Matrix von in einem Substrat (10) angeordneten Halbleiterspeicherelementen, vorzugsweise MOSFETs, mit folgenden Schritten: Bilden der Halbleiterspeicherelemente einschließlich zumindest eines Teils der Gatestruktur (50), so daß die Kanalgebiete (40) ein erstes Dotierungsprofil aufweisen; Bilden einer ersten Maske (100) über den Halbleiterspeicherelementen, welche derart strukturiert ist, daß für eine erste Gruppe der Halbleiterspeicherelemente unter einem ersten vorbestimmten Winkel (α) zur Hauptflächennormalen (n) des Substrats (10) ein erster Dotierstoff in das Kanalgebiet (40) von der Seite des ersten Dotierungsgebiets (20) einbringbar ist; Einbringen (I1) des ersten Dotierstoffs für die erste Gruppe der Halbleiterspeicherelemente, so daß die entsprechenden Kanalgebiete (40) ein zweites Dotierungsprofil aufweisen; Bilden einer zweiten Maske (100') über den Halbleiterspeicherelementen, welche derart strukturiert ist, daß für eine zweite Gruppe der Halbleiterspeicherelemente unter einem zweiten vorbestimmten Winkel (α') zur Hauptflächennormalen (n) des Substrats (10) ein zweiter Dotierstoff in das Kanalgebiet (40) von der Seite des zweiten Dotierungsgebiets (30) einbringbar ist; und Einbringen (I2) des zweiten Dotierstoffs für die zweite Gruppe der Halbleiterspeicherelemente, so daß die entsprechenden Kanalgebiete (40) ein drittes oder ein viertes Dotierungsprofil abhängig davon aufweisen, ob in sie von der Seite des ersten Dotierungsgebiets (20) der erste Dotierstoff eingebracht worden ist oder nicht.

Description

Beschreibung
Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung
Die vorliegende Erfindung betrifft ein Verfahren zur Herstel¬ lung einer Halbleiter-Speichervorrichtung mit einer Matrix von in einem Substrat angeordneten Halbleiterspeicherelementen mit jeweils einem ersten Dotierungsgebiet, welches einen ersten Leitungstyp aufweist; einem zweiten Dotierungsgebiet, welches den ersten Leitungstyp aufweist und vom ersten Dotierungsgebiet beabstandet ist; einem zwischen dem ersten und dem zweiten Dotierungsgebiet liegenden Kanalgebiet, welches einen zweiten Leitungstyp aufweist; und einer über dem Kanal- gebiet vorgesehenen Gatestruktur.
Obwohl prinzipiell auf beliebige derartige Halbleiter-Speichereinrichtungen anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf ROM- Speicher bzw. Nurlesespeicher erläutert, welche MOS-Transistoren als Halbleiterspeicherelemente aufweisen.
Fig. 4 ist eine schematische Darstellung eines bekannten Halbleiterspeicherelements in Form eines n-Kanal-MOSFET, wie er üblicherweise in solch einem ROM-Speicher verwendet wird.
In Figur 4 bezeichnet 10 ein p -Substrat, 20 ein erstes n+- Dotierungsgebiet (Source) , 30 ein zweites n+-Dotierungs-ge- biet (Drain) , 40 ein Kanalgebiet und 50 einen Gatestapel bzw. Gatestack (allgemein auch als Gatestruktur bezeichnet) . Die einzelnen Komponenten des Gatestapels 50 sind bekannt und aus Gründen der Übersichtlichkeit nicht näher erläutert.
Das gleiche Prinzip wird selbstverständlich auch für p-Kanal- MOSFETs angewendet, lediglich sämtliche Leitungstypen sind dort umgekehrt. Bekannterweise lassen sich beide Typen in der CMOS-Technolgie kombinieren. Die EinsatzSpannungen von solchen MOSFE ' s werden üblicherweise durch ihre Kanaldotierung eingestellt. Im vorliegenden Beispiel ist die Kanaldotierung homogen längs des Kanals 40 zwischen Source 20 und Drain 30 gewählt, kann aber in einem aufwendigeren Prozeß auch inhomogen gewählt werden, um bestimmte Erfordernisse besser zu erfüllen. Um beispielsweise die Spannungsfestigkeit bzw. den Lawinendurchbruch zu verbessern, können LDD(Lightly Doped Drain = leicht dotierter Drain) -Gebiete vorgesehen werden, in einem MOS z.B. ein schwach dotiertes n"-Gebiet vor dem n+-Drain. Eine weitere Möglichkeit besteht im Einbauen asymmetrischer n~-Gebiete in den Kanal bei p-Kanal-MOSFETs oder asymmetrischer p_-Gebiete in den Kanal bei n-Kanal-MOSFETs .
Bei den besagten ROM-Speichern werden jedoch häufig homogene Kanaldotierungen verwendet, da an die entsprechenden MOSFETs keine hohen elektrischen Anforderungen gestellt werden und der Prozeß daher so einfach wie möglich gehalten werden soll. Eine gängige Methode zur Programmierung solcher ROM-Speicher besteht darin, die EinsatzSpannungen der im ROM-Zellenfeld verwendeten MOSFETs entsprechend des gewünschten ROM-Inhalts durch geeignet maskierte vertikale Kanalimplantationen zu modifizieren. Mit anderen Worten schafft man zwei Typen von MOSFETs, einen ersten Typ mit einer ersten EinsatzSpannung
(z.B. ohne Kanalimplantation) und einen zweiten Typ mit einer zweiten EinsatzSpannung (z.B. mit Kanalimplantation). Dem einen Typ wird die logische „1" zugeordnet und dem anderen Typ die logische „0". Mithin kann jeder derart programmierte Transistor ein einziges Bit speichern.
Ein ständiges Ziel bei der Speicherentwicklung ist die Erhöhung der Speicherdichte, d.h. der Anzahl von Bits, welche pro Flächeneinheit bzw. Volumeneinheit speicherbar sind. Ein er- ster Ansatz in dieser Richtung ist die stetige Verkleinerung der beteiligten Strukturen, beispielweise durch ROM-Speicher mit gefalteten Grabenstrukturen. Ein weiterer Ansatz besteht darin, daß die Halbleiterspei- cherlemente derart zu modifizieren, daß sie jeweils mehr als ein Bit speichern können. Dies läßt sich beispielsweise da- durch erreichen, daß man mehr als einen Typ von Kanalimplantation durchführt .
Beispielsweise können mit vier verschiedenen Kanaldotierungen vier verschiedene EinsatzSpannungen, also vier Bits pro Spei- cherzelle, erzeugt werden. Mit einer geeigneten Ausleseschal- tung können die verschiedenen EinsatzSpannungen unterschieden werden .
Als nachteilig bei diesem Verfahren hat sich heraus gestellt, daß es aufwendig ist und mindestens drei Maskenebenen mit drei Implantationen benötigt, um vier Bits pro Speicherzelle zu erreichen. Weiterhin findet die Kanalimplantation meist relativ früh im Gesamtprozeß statt, was eine ungünstige Turn- around-time ergibt.
Die Aufgabe der vorliegenden Erfindung ist es, ein vereinfachtes Verfahren zur Herstellung einer Halbleiter-Speicher- vorrich-tung anzugeben, deren Halbleiterspeicherelemente mehr als ein Bit speichern können.
Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Verfahren gelöst.
Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, daß abweichend von der üblichen vertikalen Programmmierimplantation schräg implantiert wird, nachdem der Gatestack gebildet worden ist, wobei letzterer selbstjustierend wirkt. Beim Auslesen läßt sich die stromrichtungsabhän- gige Einsatzspannung unsymmetrisch implantierter MOSFETs aus- nutzen. 4 Das erfindungsgemäße Verfahren weist gegenüber den bekannten Lösungsansätzen u.a. folgende Vorteile auf. Es können mit nur zwei Maskenebenen zwei Bits pro Speicherzelle eingerichtet werden. Dies erspart eine Maskenebene im Vergleich zum oben beschriebenen üblichen Verfahren.
Durch die SelbstJustierung durch den Gatestack ist eine Packungsdichte der Transistoren von 4F2 realisierbar, wobei F die Strukturauflösung im verwendeten Prozeß bezeichnet.
Die Programmierung findet erst spät im Prozeß statt, d.h. nach den Source/Drain-Implantationsschritten, was eine günstige Turn-around-time ermöglicht.
Bei sicherheitsrelevanten Anwendungen ist ein nachträgliches Auslesen durch Rückpräparation nur schwer möglich.
In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des in Anspruch 1 angegebenen Verfah- rens .
Gemäß einer bevorzugten Weiterbildung wird das Einbringen des ersten und zweiten Dotierstoffs durch eine jeweilige Implantation ausgeführt. Dies ermöglicht eine genaue Steuerung der Einbringung des Dotierstoffs zur unsymmetrischen Dotierung des Kanalbereichs.
Gemäß einer weiteren bevorzugten Weiterbildung wird in der ersten und zweiten Implantation mit derselben Dosis und/oder unter betragsmäßig demselben Winkel implantiert. Somit muß praktisch nur ein Implantationsprozeß optimiert werden.
Gemäß einer weiteren bevorzugten Weiterbildung ist das erste Dotierungsprofil eine konstante, vorzugsweise geringe, Do- tierstoffkonzentration entsprechend derjenigen des Substrats. Als Substrat soll dabei der Bereich verstanden werden, in dem 5 der betreffende MOSFET gebildet ist. Dieses Substrat kann u.U. vom physikalischen Trägersubstrat verschieden sein.
Gemäß einer weiteren bevorzugten Weiterbildung wird durch die erste Implantation ein erstes Implantationsgebiet erzeugt, das einen an das erste Dotierungsgebiet angrenzenden Teil des Kanalgebiets aufdotiert und einen danebenliegenden Teil des ersten Dotierungsgebiets gegendotiert.
Gemäß einer weiteren bevorzugten Weiterbildung wird durch die zweite Implantation ein zweites Implantationsgebiet erzeugt, das einen an das zweite Dotierungsgebiet angrenzenden Teil des Kanalgebiets aufdotiert und einen danebenliegenden Teil des zweiten Dotierungsgebiets gegendotiert.
Gemäß einer weiteren bevorzugten Weiterbildung wird bei den Halbleiterspeicherelementen, bei denen die erste Implantation und die zweite Implantation durchgeführt wird, ein Zwischenraum zwischen dem ersten und dem zweiten Implantationsgebiet belassen. Dadurch wird erreicht, daß die betreffende Einsatzspannung nicht zu stark ansteigt.
Gemäß einer weiteren bevorzugten Weiterbildung werden die erste und/oder die zweite Maske mit Implantationsöffnungen aus- gebildet, die teilweise über der Gatestruktur und teilweise über dem danebenliegenden betreffenden Dotierungsbereich liegen. Dies schafft eine optimale SelbstJustierung durch den Gatestack.
Gemäß einer weiteren bevorzugten Weiterbildung sind die erste und/oder die zweite Maske eine Lackmaske. Dies ist die kostengünstigste Form für die Maske(n), jedoch können ggfs. auch Nitridmasken, Oxid/Nitridmasken u.a. verwendet werden.
Gemäß einer weiteren bevorzugten Weiterbildung werden die beiden Maskierungs- und Implantationsschritte n-mal für jeweils zwei weitere Implantationen wiederholt, um Halbleiter- 6 speicherelemente zu schaffen, deren Kanalgebiete (n+l)x4 verschiedene Dotierungsprofile aufweisen, wobei n eine natürliche Zahl ist. Damit lassen sich nicht nur zwei Bit, sondern drei, vier, fünf, ... Bit pro Speicherzelle einrichten.
Gemäß einer weiteren bevorzugten Weiterbildung sind die Halbleiterspeicherelemente vertikale oder laterale MOS-Transistoren.
Gemäß einer weiteren bevorzugten Weiterbildung ist die Halbleiter-Speichervorrichtung ein ROM-Speicher.
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher er- läutert.
Es zeigen:
Fig. 1 eine schematische Darstellung eines Herstellungs- schritts eines Halbleiterspeicherelements der Halbleiter-Speichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2 eine schematische Darstellung eines weiteren Her- Stellungsschritts des Halbleiterspeicherelements der Halbleiter-Speichervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 3 eine schematische Darstellung des Source-Drain- Stromflusses des Halbleiterspeicherelements der
Halbleiter-Speichervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung; und
Fig. 4 eine schematische Darstellung eines bekannten Halb- leiterspeicherelements in Form eines n-Kanal-
MOSFE . 7 In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
Fig. 1 ist eine schematische Darstellung eines Herstellungs- Schritts eines Halbleiterspeicherelements der Halbleiter- Speichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
In Fig. 1 bezeichnen 10 ein Substrat, 20 ein erstes Dotie- rungsgebiet, 30 ein zweites Dotierungsgebiet, 40 ein Kanalgebiet, 50 einen Gatestapel, 60 ein erstes Implantationsgebiet, II eine erste Implantation, 100 eine erste Lackmaske, n eine Hauptflächennormale des Substrats 10 und α einen ersten Implantationswinkel .
Die Halbleiterspeicherelemente bei der ersten Ausführungsform sind laterale MOS-Transistoren entsprechend der Darstellung von Fig.4. Die daraus aufgebaute Halbleiter-Speichervorrichtung ist ein ROM-Speicher.
Zunächst werden in an sich bekannter Weise das erste Dotierungsgebiet 20 (Source) , welches einen ersten Leitungstyp aufweist und das zweite Dotierungsgebiet 30 (Drain) , welches den ersten Leitungstyp aufweist und vom ersten Dotierungsge- biet 20 beabstandet ist, im Substrat 10 gebildet.
Zwischen dem ersten und dem zweiten Dotierungsgebiet 20, 30 liegt das Kanalgebiet 40, welches einen zweiten Leitungstyp aufweist, der hier demjenigen des Substrats entspricht. Über dem Kanalgebiet 40 wird die bekannte Gatestruktur 50 vorgesehen.
Zu diesem Zeitpunkt weisen alle Kanalgebiete 40 ein und dasselbe erste Dotierungsprofil auf, nämlich eine konstante re- lativ geringe Dotierstoffkonzentration entsprechend derjenigen des Substrats 10. 8 Dann erfolgt das Bilden der ersten Maske 100 in Form einer Lackmaske über den Halbleiterspeicherelementen, welche derart strukturiert ist, daß für eine erste Gruppe der Halbleiterspeicherelemente unter dem ersten vorbestimmten Winkel oc zur Hauptflächennormalen n des Substrats 10 ein erster Dotierstoff in das Kanalgebiet 40 von der Seite des ersten Dotierungsgebiets 20 einbringbar ist. Wie in Fig. 1 gezeigt, wird die erste Maske 100 mit Implantationsöffnungen ausgebildet, die teilweise über der Gatestruktur 50 und teilweise über dem danebenliegenden ersten Dotierungsbereich 20 liegen.
Dann erfolgt das Einbringen des ersten Dotiertstoffs für die erste Gruppe der Halbleiterspeicherelemente, so daß die entsprechenden Kanalgebiete 40 ein zweites Dotierungsprofil auf- weisen, und zwar durch eine erste Implantation II. Durch diese erste Implantation II wird das erste Implantationsgebiet 60 erzeugt, das einen an das erste Dotierungsgebiet 20 angrenzenden Teil des Kanalgebiets 40 aufdotiert (Einsatzspannung nimmt zu) und einen danebenliegenden Teil des ersten Dotierungsgebiets 20 gegendotiert.
Fig. 2 ist eine schematische Darstellung eines weiteren Herstellungsschritts des Halbleiterspeicherelements der Halbleiter-Speichervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung.
In Fig. 2 bezeichnen zusätzlich zu den bereits eingeführten Bezugszeichen 70 ein zweites Implantationsgebiet, 12 eine zweite Implantation, 100' eine zweite Lackmaske und α' einen zweiten Implantationswinkel.
Nach Entfernen der ersten Maske 100 erfolgt das Bilden der zweiten Maske 100' wiederum in Form einer Lackmaske über den Halbleiterspeicherelementen, welche derart strukturiert ist, daß für eine zweite Gruppe der Halbleiterspeicherelemente unter dem zweiten vorbestimmten Winkel ' zur Haupt-flächennormalen n des Substrats 10 ein zweiter Dotierstoff in das 9 Kanalgebiet 40 von der Seite des zweiten Dotierungsgebiets 30 einbringbar ist. Wie in Fig. 2 gezeigt, wird die zweite Maske 100' mit Implantationsöffnungen ausgebildet, die teilweise über der Gatestruktur 50 und teilweise über dem danebenlie- genden zweiten Dotierungsbereich 30 liegen.
Dann erfolgt das Einbringen des zweiten Dotierstoffs, der im vorliegenden Beispiel dem ersten Dotierstoff gleicht, für die zweite Gruppe der Halbleiterspeicherelemente, so daß die ent- sprechenden Kanalgebiete 40 ein drittes oder ein viertes Dotierungsprofil abhängig davon aufweisen, ob in sie von der Seite des ersten Dotierungsgebiets 20 der erste Dotierstoff eingebracht worden ist oder nicht, und zwar durch eine zweite Implantation 12.
In der ersten und zweiten Implantation II, 12 wird mit derselben Dosis und unter betragsmäßig demselben Winkel I α | = |α' I implantiert.
Durch die zweite Implantation 12 wird ein zweites Implantationsgebiet 70 erzeugt, das einen an das zweite Dotierungsgebiet 30 angrenzenden Teil des Kanalgebiets 40 aufdotiert (Einsatzspannung nimmt zu) und einen danebenliegenden Teil des zweiten Dotierungsgebiets 30 gegendotiert.
Damit bei den Halbleiterspeicherelementen mit dem in Fig. 2 gezeigten dritten Dotierungsprofil, bei denen die erste Implantation II und die zweite Implantation II durchgeführt werden, die Einsatzspannung nicht zu sehr zunimmt, wird ein Zwischenraum zwischen dem ersten und dem zweiten Implantationsgebiet 60, 70 belassen.
Diese Verfahrensschritte, bei denen jeweils eine Seite bestimmter MOSFETs implantiert wird, resultieren als in einer Struktur mit vier Gruppen von Transistoren, nämlich der ersten Gruppe ohne jegliche Implantation, der zweiten Gruppe mit einer rechtsseitigen Implantation, der dritten Gruppe mit 10 einer rechtsseitigen und einer linksseitigen Implantation und der vierten Gruppe mit einer linksseitigen Implantation.
Fig. 3 ist eine schematische Darstellung des Source-Drain- Stromflusses des Halbleiterspeicherelements der Halbleiter- Speichervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung.
In Fig. 3 bezeichnet A die Kurve für den Stromfluß von rechts nach links und B die Kurve für den Stromfluß von links nach rechts für ein Halbleiterspeicherelement im Zustand von Fig. 1 mit lediglich einer rechtsseitigen Dotierung, und zwar in Abhängigkeit von der Gatespannung. Die rechtsseitige Dotierung ist der Source/Drain-Dotierung entgegengesetzt.
Deutlich zu erkennen ist die Tatsache, daß in Abhängigkeit von der Richtung des Stromflusses eine unterschiedliche Einsatzspannung (Bereich des steilen Stromanstiegs) vorgefunden wird. Dies kann durch eine geeignet Auswerteschaltung erfaßt werden und somit bestimmt werden, welches Bit in dem betreffenden MOSFET gespeichert ist.
Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
Insbesondere können n-mal jeweils zwei weitere Implantationen ausgeführt werden, um Halbleiterspeicherelemente zu schaffen, deren Kanalgebiete (n+l)x4 verschiedene Dotierungsprofile aufweisen, wobei n eine natürliche Zahl ist.
Auch ist die besondere Ausgestaltung der Halbleiterspei- che- relemente nicht auf die gezeigten MOFFETs beschränkt, sondern kann auf beliebige gategesteuerte Speicherbaulemente übertragen werden.

Claims

11 Patentansprüche
1. Verfahren zur Herstellung einer Halbleiter-Speicher-vor- richtung mit einer Matrix von in einem Substrat (10) angeord- neten Halbleiterspeicherelementen mit jeweils einem ersten
Dotierungsgebiet (20), welches einen ersten Lei-tungstyp aufweist; einem zweiten Dotierungsgebiet (30), welches den ersten Leitungstyp aufweist und vom ersten Dotierungsgebiet (20) beabstandet ist; einem zwischen dem ersten und dem zwei- ten Dotierungsgebiet (20, 30) liegenden Kanalgebiet (40), welches einen zweiten Leitungstyp aufweist; und einer über dem Kanalgebiet (40) vorgesehenen Gatestruktur (50) mit folgenden Schritten: a) Bilden der Halbleiterspeicherelemente einschließlich zu- mindest eines Teils der Gatestruktur (50) , so daß die Kanalgebiete (40) ein erstes Dotierungsprofil aufweisen; b) Bilden einer ersten Maske (100) über den Halbleiterspeicherelementen, welche derart strukturiert ist, daß für eine erste Gruppe der Halbleiterspeicherelemente unter ei- nem ersten vorbestimmten Winkel ( ) zur Hauptflächennormalen (n) des Substrats (10) ein erster Dotierstoff in das Kanalgebiet (40) von der Seite des ersten Dotierungsgebiets (20) einbringbar ist; c) Einbringen (II) des ersten Dotiertstoffs für die erste Gruppe der Halbleiterspeicherelemente, so daß die entsprechenden Kanalgebiete (40) ein zweites Dotierungsprofil aufweisen; d) Bilden einer zweiten Maske (100') über den Halbleiterspeicherelementen, welche derart strukturiert ist, daß für eine zweite Gruppe der Halbleiterspeicherelemente unter einem zweiten vorbestimmten Winkel (α') zur Hauptflächennormalen (n) des Substrats (10) ein zweiter Dotierstoff in das Kanalgebiet (40) von der Seite des zweiten Dotierungsgebiets (30) einbringbar ist; und
e) Einbringen (12) des zweiten Dotierstoffs für die zweite Gruppe der Halbleiterspeicherelemente, so daß die entspre- 12 chenden Kanalgebiete (40) ein drittes oder ein viertes Dotierungsprofil abhängig davon aufweisen, ob in sie von der Seite des ersten Dotierungsgebiets (20) der erste Dotierstoff eingebracht worden ist oder nicht.
2. Verfahren nach Anspruch 1 , d a d u r c h g e k e n n z e i c h n e t , daß das Einbringen des ersten und zweiten Dotierstoffs durch eine jeweilige Implantation (II, 12) ausgeführt wird.
3. Verfahren nach Anspruch 2 , d a d u r c h g e k e n n z e i c h n e t , daß in der ersten und zweiten Implantation (II, 12) mit derselben Dosis und/oder unter betragsmäßig demselben Winkel ( , α' ) implan- tiert wird.
4. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß das erste Dotierungsprofil eine konstante, vorzugsweise geringe, Do- tierstoffkonzentration entsprechend derjenigen des Substrats (10) ist.
5. Verfahren nach einem der Ansprüche 2 bis 4, d a d u r c h g e k e n n z e i c h n e t , daß durch die erste Implantation (II) ein erstes Implantationsgebiet (60) erzeugt wird, das einen an das erste Dotierungsgebiet (20) angrenzenden Teil des Kanalgebiets (40) aufdotiert und einen danebenliegenden Teil des ersten Dotierungsgebiets (20) gegendotiert.
6. Verfahren nach einem der Ansprüche 2 bis 5, d a d u r c h g e k e n n z e i c h n e t , daß durch die zweite Implantation (12) ein zweites Implantationsgebiet (70) erzeugt wird, das einen an das zweite Dotierungsgebiet (30) angrenzenden Teil des Kanalgebiets (40) aufdotiert und einen danebenliegenden Teil des zweiten Dotierungsgebiets (30) gegendotiert . 13
7. Verfahren nach Anspruch 6 d a d u r c h g e k e n n z e i c h n e t , daß bei den Halbleiterspeicherelementen, bei denen die erste Implantation (II) und die zweite Implantation (II) durchgeführt wird, ein Zwischenraum zwischen dem ersten und dem zweiten Implantationsgebiet (60, 70) belassen wird.
8. Verfahren nach einem der vorhergehenden Ansprüche , d a d u r c h g e k e n n z e i c h n e t , daß die erste und/oder die zweite Maske (100, 100') mit Implantationsöffnungen ausgebildet werden, die teilweise über der Gatestruktur (50) und teilweise über dem danebenliegenden betreffenden Dotierungsbereich (20, 30) liegen.
9. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die erste und/oder die zweite Maske (100, 100') eine Lackmaske sind.
10. Verfahren nach einem der Ansprüche 2 bis 9, d a d u r c h g e k e n n z e i c h n e t , daß die Schritte b) bis e) n-mal für jeweils zwei weitere Implantationen wiederholt werden, um Halbleiterspeicherelemente zu schaffen, deren Kanalgebiete (n+l)x4 verschiedene Dotierungs- profile aufweisen, wobei n eine natürliche Zahl ist.
11. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Halbleiterspeicherelemente vertikale oder laterale MOS-Transisto- ren sind.
12. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Halb- leiter-Speichervorrich-tung ein ROM-Speicher ist.
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