WO1999044237A1 - Halbleitervorrichtung und entsprechendes herstellungsverfahren - Google Patents

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Manfred Hain
Armin Kohlhase
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Andreas Rusch
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
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    • H01L27/0688—Integrated circuits having a three-dimensional layout

Definitions

  • the present invention relates to a semiconductor device having a first gate-controlled MOS component with a first gate insulator, which is oriented in a first direction, and with a second gate-controlled MOS component with a second gate insulator, which is oriented in a second direction is different from the first direction, the first and second gate insulators being grown simultaneously in the same process step.
  • the present invention also relates to a corresponding production method.
  • DE 195 10 042 discloses a read-only memory cell arrangement in which the memory cells are arranged in rows running in parallel, longitudinal trenches being provided which run essentially parallel to the rows. The rows are alternately arranged on the main surface between adjacent longitudinal trenches and on the bottom of the longitudinal trenches. Isolation structures are to be 2-sided insulation of the memory cells, each comprising a MOS transistor, is provided. Word lines run across the rows and are each connected to the gates of MOS transistors arranged in different rows. The minimum space requirement per memory cell is theoretically 2 F 2 , where F is the minimum structure size of the technology.
  • a read-only memory cell arrangement which has first memory cells with a vertical MOS transistor and second memory cells without a vertical MOS transistor.
  • the memory cells are arranged along opposite flanks of strip-shaped, parallel insulation trenches. If the width and spacing of the isolation trenches are chosen to be the same size, the minimum space requirement per memory cell is theoretically 2F 2 , where F is the minimum structure size of the technology.
  • the programming is usually carried out by setting the threshold voltages or threshold voltages thereof vertical transistors.
  • the threshold voltage of certain vertical transistors is defined by the pattern to be programmed by suitably masked implantation or diffusion of dopants into the channel of the respective transistor, and varies between a value at which the transistor can still turn on with the usual gate control voltages, and a value that is above the operating voltage. In the latter case, the transistor is always closed.
  • the dopant dose which has to be introduced into the channel in order to switch it off is usually quite high, for example 10 14 atoms cm "2. Problems such a high dose cause due to the required implantation time and Diffusion accelerated by the high concentration gradient A certain shortening of the implantation time can be achieved by oblique implantation, which is however only possible with certain medium flow implants.
  • the object on which the present invention is based is therefore generally to develop a semiconductor device of the type mentioned at the outset in such a way that the dopant dose can be reduced and the same threshold voltage shift can nevertheless be obtained.
  • this object is achieved by the memory cell arrangement specified in claim 1 and the production method specified in claim 5.
  • the semiconductor device according to the invention has the advantage over the known semiconductor devices that the usually required dopant dose can be reduced to about half if it is ensured that the thickness of the second gate insulator is substantially greater than the thickness of the first gate insulator. There is also no need for a separate process step to apply the thicker gate insulator.
  • the first gate-controlled MOS component is a planar MOS transistor and the second gate-controlled MOS component is a vertical MOS transistor.
  • the first direction is the ⁇ 100> direction and the second direction is preferably the ⁇ 110> direction.
  • a difference in thickness of about 50% can thus be achieved.
  • the semiconductor device is part of a memory device with bit line trenches, the vertical MOS transistor on a vertical wall of a bit line trench and the planar one
  • Transistor is arranged in the main surface of the semiconductor substrate.
  • the channel region of the second gate-controlled MOS component (200) is preferably doped by a corresponding implantation or diffusion.
  • the dopant dose during the doping and the thickness of the second gate insulator are matched to one another in order to achieve a certain threshold voltage of the second gate-controlled MOS component.
  • the first and second gate insulators are an oxide and are grown up in an oven process.
  • the first and second gate insulators are an oxide and are grown up in a plasma process.
  • FIG. 1 is a schematic representation of an embodiment of the semiconductor device according to the invention as part of a memory cell arrangement.
  • 10 designate a p-type semiconductor substrate, II and 12 a first and second isolation trench, 15 a bit line trench, 100 a first MOS transistor and 200 a second MOS transistor.
  • the first MOS transistor 100 comprises a first n-type region 120, a channel region 130, a second n-type region 140 and a first gate oxide 150.
  • the second MOS transistor 200 comprises a first n-type region 220, a channel region 230 with a channel Implantation region 235, a second n-line region 240 and a second gate oxide 250.
  • the first gate-controlled MOS component here is the planar MOS transistor 100
  • the second gate-controlled MOS component here is the vertical MOS transistor 200.
  • the first and second gate oxides 150 and 250 were grown simultaneously in the same furnace process step. Since the first direction is the ⁇ 100> direction and the second direction is the ⁇ 110> direction, the thickness is d2 of the second
  • Gate oxide 250 significantly larger than the thickness dl of the first gate oxide 150, namely by about 50% here.
  • the semiconductor device composed of the two MOS transistors 100, 200 is part of a memory device with bit line trenches, the vertical MOS transistor 200 being arranged on a vertical wall of the bit line trench 15 and the planar transistor 100 being arranged in the main surface of the semiconductor substrate 10 .
  • the channel region 230 of the vertical MOS transistor 200 is doped by a corresponding implantation.
  • the dopant dose and the thickness d2 of the second gate oxide 250 are matched to one another in order to achieve a certain threshold voltage of the second vertical MOS transistor 200.
  • This coordination is based on the following points. If one considers a physical approximation for the threshold voltage of a MOS transistor (see, for example, BJ Baliga, Modern Power Devices, S282 ff., John Wiley, 1987), it is found that the channel doping increases with the square root via the so-called substrate control factor Contributes to increasing the threshold voltage.
  • This control factor includes the thickness of the gate insulator linearly. For example, a doubling of the channel doping is necessary for doubling the threshold voltage, but only a doubling of the oxide thickness is necessary.
  • the thickness of the gate oxide cannot be increased arbitrarily.
  • the vertical gate oxide is thicker than the planar 7 Gate oxide, since the main surface is oriented in the ⁇ 100> direction and since the trench walls are oriented along a suitable Si crystal direction different from the ⁇ 100> direction, namely here along the ⁇ 110> direction.
  • the effect that comes into play here is the crystal direction-specific, ie anisotropic, oxide growth rate of silicon.
  • the dopant dose during implantation can therefore be reduced by approximately 50%, the thickness d2 being twice the thickness dl.
  • the present invention can also be applied to corresponding RAM memories with bit line trenches or other semiconductor structures.
  • the oxide does not have to be grown in an oven process, but can also be generated by a plasma process. In any case, it is also conceivable to use another gate insulator which has anisotropic growth properties on the semiconductor substrate used.
  • the two directions are not limited to the indicated directions, but can be any suitable directions.

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Abstract

Die vorliegende Erfindung schafft eine Halbleitervorrichtung mit einem ersten gategesteuerten MOS-Bauelement (100) mit einem ersten Gateisolator (150), der in eine erste Richtung orientiert ist; einem zweiten gategesteuerten MOS-Bauelement (200) mit einem zweiten Gateisolator (250), der in eine zweite Richtung orientiert ist, die von der ersten Richtung verschieden ist; wobei der erste und der zweite Gateisolator (150; 250) im gleichen Prozeßschritt gleichzeitig aufgewachsen worden sind. Die erste und die zweite Richtung sind dabei derart gewählt, daß die Dicke (d2) des zweiten Gateisolators (250) wesentlich größer ist als die Dicke (d1) des ersten Gateisolators (150).

Description

1 Beschreibung
Halbleitervorrichtung und entsprechendes Herstellungsverfahren
Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einem ersten gategesteuerten MOS-Bauelement mit einem ersten Gateisolator, der in eine erste Richtung orientiert ist, und mit einem zweiten gategesteuerten MOS-Bauelement mit ei- nem zweiten Gateisolator, der in eine zweite Richtung orientiert ist, die von der ersten Richtung verschieden ist, wobei der erste und der zweite Gateisolator im gleichen Prozeßschritt gleichzeitig aufgewachsen worden sind. Ebenfalls betrifft die vorliegende Erfindung ein entsprechendes Herstel- lungsverfahren.
Obwohl auf beliebige Halbleitervorrichtungen aus einem beliebigen Grundmaterial anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf einen Speicher auf Siliziumbasis erläutert.
Anfänglich basierten die Speicherzellenanordnungen überwiegend auf planaren Konzepten. Unter der Vorgabe einer ständig größer werdenden Packungsdichte ist es zunächst für MaskROM- Anwendungen (Festwertspeicher) und später für Speicher mit wahlfreiem Zugriff (RAM-Speieher) vorgeschlagen worden, die Zellfläche des Speichers durch das Einbringen paralleler Längsgräben zu falten und somit die Projektion der Zellfläche auf die Waferoberflache um bis zu 50% zu reduzieren.
Die DE 195 10 042 offenbart eine Festwertspeicherzellanordnung, bei der die Speicherzellen in parallel verlaufenden Zeilen angeordnet sind, wobei Längsgräben vorgesehen sind, die im wesentlichen parallel zu den Zeilen verlaufen. Die Zeilen sind dabei jeweils abwechselnd auf der Hauptfläche zwischen benachbarten Längsgräben und auf dem Boden der Längsgräben angeordnet. Isolationsstrukturen sind zu gegen- 2 seitigen Isolation der Speicherzellen, die jeweils einen MOS- Transistor umfassen, vorgesehen. Quer zu den Zeilen verlaufen Wortleitungen, die jeweils mit den Gates von in unterschiedlichen Zeilen angeordneten MOS-Transistoren verbunden sind. Hierbei ist der minimale Platzbedarf pro Speicherzelle theoretisch 2 F2, wobei F die minimale Strukturgröße der Technologie ist.
Aus der DE 195 14 834 ist eine Festwertspeicherzellanordnung bekannt, die erste Speicherzellen mit einem vertikalen MOS- Transistor und zweite Speicherzellen ohne einen vertikalen MOS-Transistor aufweist. Die Speicherzellen sind entlang gegenüberliegenden Flanken von streifenför igen, parallel verlaufenden Isolationsgräben angeordnet. Werden Breite und Ab- stand der Isolationsgräben gleich groß gewählt, so ist der minimale Platzbedarf pro Speicherzelle theoretisch 2F2, wobei F die minimale Strukturgröße der Technologie ist.
Bei solchen Zellenanordnungen mit vertikalen Transistoren mit Leitungsgebieten, die parallel zu den Längsgräben alternierend auf den Grabenkronen und den Grabenböden verlaufen, und mit einem Gateoxid zwischen den vertikalen Wänden und dem Wortleitungs-Polysilizium erfolgt die Programmierung üblicherweise durch durch die Einstellung der Einsatzspannungen bzw. SchwellSpannungen dieser vertikalen Transistoren.
Bei dem häufig angewandten NOR-Konzept wird die Einsatzspan- nung bestimmter vertikaler Transistoren definiert durch das zu programmierende Muster durch geeignet maskierte Implanta- tion oder Ausdiffusion von Dotierstoffen in den Kanal der betreffenden Tansistoren variiert, und zwar zwischen einem Wert, bei dem sich der Transistor mit den üblichen Gatesteuerspannungen noch einschalten läßt, und einem Wert, der oberhalb der Betriebsspannung liegt. Im letzteren Fall ist der Transistor also stets geschlossen. 3 Die der vorliegenden Erfindung zugrundeliegende Problematik besteht darin, daß die Dotierstoffdosis, die in den Kanal gebracht werden muß, um ihn auszuschalten, üblicherweise recht hoch ist, z.B. 1014 Atome cm"2. Probleme bereitet eine derart hohe Dosis aufgrund der benötigten Implantationsdauer und der durch den hohen Konzentrationsgradienten beschleunigten Diffusion. Eine gewisse Verkürzung der Implantationsdauer läßt sich durch schräge Implantation erreichen, die jedoch nur mit bestimmten Mittelstrom-Implantern möglich ist.
Im Stand der Technik wurden die Nachteile der hohen Dotierstoffdosis bisher in Kauf genommen.
Die der vorliegenden Erfindung zugrundeliegende Aufgabe be- steht also allgemein darin, eine Halbleitervorrichtung der eingangs erwähnten Art derart weiterzubilden, daß die Dotierstoffdosis reduziert werden kann und trotzdem dieselbe Einsatzspannungsverschiebung erhalten werden kann.
Erfindungsgemäß wird diese Aufgabe durch die in Anspruch 1 angegebene Speicherzellenanordnung sowie das in Anspruch 5 angegebene Herstellungsverfahren gelöst.
Die erfindungsgemäße Halbleitervorrichtung weist gegenüber den bekannten Halbleitervorrichtungen den Vorteil auf, daß die üblicherweise benötige Dotierstoffdosis sich auf etwa die Hälfte reduzieren läßt, wenn dafür gesorgt wird, daß die Dicke des zweiten Gateisolators wesentlich größer ist als die Dicke des ersten Gateisolators. Auch ist kein separater Pro- zeßschritt zur Aufbringung des dickeren Gateisolators notwendig.
Die der vorliegenden Erfindung zugrundeliegende Idee besteht allgemein darin, daß dazu die erste und die zweite Richtung, in die die beiden Gateisolatoren orientiert sind, geeignet gewählt werden, so daß sich unterschiedliche Gateisolatordicken ergeben. In den jeweiligen Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen der in Anspruch 1 angegebenen Halbleitervorrichtung bzw. des in Anspruch 5 angegebe- nen Herstellungsverfahrens.
Gemäß einer bevorzugten Weiterbildung ist das erste gategesteuerte MOS-Bauelement ein planarer MOS-Transistor und ist das zweite gategesteuerte MOS-Bauelement ein vertikaler MOS- Transistor.
Gemäß einer weiteren bevorzugten Weiterbildung ist die erste Richtung die <100>-Richtung und ist die zweite Richtung vorzugsweise die <110>-Richtung. Somit läßt sich ein Dickenun- terschied von etwa 50% erzielen.
Gemäß einer weiteren bevorzugten Weiterbildung ist die Halbleitervorrichtung ein Teil einer Speichervorrichtung mit Bitleitungsgräben, wobei der vertikale MOS-Transistor an einer vertikalen Wand eines Bitleitungsgrabens und der planare
Transistor in der Hauptfläche des Halbleitersubstrats angeordnet ist.
Gemäß einer weiteren bevorzugten Weiterbildung wird vor dem gleichzeitigen Aufwachsen des ersten und zweiten Gateisolators eine Aufdotierung des Kanalgebiets des zweiten gategesteuerten MOS-Bauelements (200) vorzugsweise durch eine entsprechende Implantation oder Diffusion durchgeführt.
Gemäß einer weiteren bevorzugten Weiterbildung werden die Do- tierstoffdosis bei der Aufdotierung und die Dicke des zweiten Gateisolators zur Erzielung einer bestimmten Einsatzspannung des zweiten gategesteuerten MOS-Bauelements aufeinander abgestimmt. 5 Gemäß einer weiteren bevorzugten Weiterbildung sind der erste und zweite Gateisolator ein Oxid und werden in einem Ofenprozeß aufgewachsen.
Gemäß einer weiteren bevorzugten Weiterbildung sind der erste und zweite Gateisolator ein Oxid und werden in einem Plasmaprozeß aufgewachsen.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird in der nachfolgenden Beschreibung näher erläutert.
Die einzige Fig. 1 ist eine schematische Darstellung einer Ausführungsform der erfindungsgemäßen Halbleitervorrichtung als Teil einer Speicherzellenanordnung.
In Fig. 1 bezeichnen 10 ein p-Halbleitersubstrat, II und 12 einen ersten bzw. zweiten Isolationsgraben, 15 einen Bitleitungsgraben, 100 einen ersten MOS-Transistor und 200 einen zweiten MOS-Transistor. Der erste MOS-Transistor 100 umfaßt ein erstes n-Leitungsgebiet 120, ein Kanalgebiet 130, ein zweites n-Leitungsgebiet 140 und ein erstes Gateoxid 150. Der zweite MOS-Transistor 200 umfaßt ein erstes n-Leitungsgebiet 220, ein Kanalgebiet 230 mit einem Kanal-Implantationsgebiet 235, ein zweites n-Leitungsgebiet 240 und ein zweites Gateoxid 250.
Das erste gategesteuerte MOS-Bauelement ist hier der planare MOS-Transistor 100, und das zweite gategesteuerte MOS-Bauele- ment ist hier der vertikale MOS-Transistor 200.
Das erste und das zweite Gateoxid 150 bzw. 250 sind im gleichen Ofenprozeßschritt gleichzeitig aufgewachsen worden. Da die erste Richtung die <100>-Richtung und die zweite Richtung die <110>-Richtung ist, ist die Dicke d2 des zweiten
Gateoxids 250 wesentlich größer als die Dicke dl des ersten Gateoxids 150, und zwar hier um etwa 50%. Die aus den zwei MOS-Transistoren 100, 200 aufgebaute Halbleitervorrichtung ist bei diesem Ausführungsbeispiel ein Teil einer Speichervorrichtung mit Bitleitungsgräben, wobei der vertikale MOS-Transistor 200 an einer vertikalen Wand des Bitleitungsgrabens 15 und der planare Transistor 100 in der Hauptfläche des Halbleitersubstrats 10 angeordnet ist.
Vor dem Schritt des gleichzeitigen Aufwachsens des ersten und zweiten Gateoxids 150 bzw. 250 wird eine Aufdotierung des Kanalgebiets 230 des vertikalen MOS-Transistors 200 durch eine entsprechende Implantation durchgeführt. Dabei werden die Do- tierstoffdosis und die Dicke d2 des zweiten Gateoxids 250 zur Erzielung einer bestimmten Einsatzspannung des zweiten verti- kalen MOS-Transistors 200 aufeinander abgestimmt.
Diese Abstimmung vollzieht sich nach den folgenden Gesichtspunkten. Betrachtet man eine physikalische Näherung für die Einsatzspannung eines MOS-Transistors (siehe z.B. B.J. Ba- liga, Modern Power Devices, S282 ff., John Wiley, 1987) so findet man, daß die Erhöhung der Kanaldotierung mit der Quadratwurzel über den sogenannten Substratsteuerfaktor zur Erhöhung der Einsatzspannung beiträgt. In diesen Steuerfaktor geht u.a. die Dicke des Gateisolators linear ein. Also ist beispielsweise für eine Verdoppelung der Einsatzspannung eine Vervierfachung der Kanaldotierung, aber nur eine Verdoppelung der Oxiddicke notwendig.
Je größer die Oxiddicke ist, desto geringer wird die notwen- dige Dotierstoffdosis, um eine bestimmte Erhöhung der Einsatzspannung zu programmieren. Da zweckmäßigerweise das Gateoxid für die vertikalen und die planaren Transistoren in einem Schritt gebildet wird, kann man allerdings die Dicke des Gateoxids nicht beliebig erhöhen.
Der Kern dieser erfindungsgemäßen Ausführungsform liegt nun darin, daß das vertikale Gateoxid dicker als das planare 7 Gateoxid wird, da die Hauptfläche in der <100>-Richtung und da die Grabenwände entlang einer geeigneten, von der <100>- Richtung verschiedenen Si-Kristallrichtung orientiert sind, nämlich hier entlang der <110>-Richtung. Der Effekt, der hier zum Tragen kommt, ist die kristallrichtungsspezifische, d.h. anisotrope, Oxidwachstumsrate von Silizium.
Bei der beschriebenen Ausführungsform kann daher die Dotierstoffdosis bei der Implantation um ca. 50% gesenkt werden, wobei die Dicke d2 doppelt so groß wie die Dicke dl ist.
Obwohl die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
Obwohl in bezug auf einen Festwertspeicher beschrieben, ist die vorliegende Erfindung auch auf entsprechende RAM-Speicher mit Bitleitungsgräben oder sonstige Halbleiterstrukturen an- wendbar.
Auch muß das Oxid nicht, wie oben beschrieben, in einem Ofenprozeß aufgewachsen werden, sondern kann auch durch einen Plasmaprozeß erzeugt werden. Ohnehin ist auch die Verwendung eines anderen Gateisolators denkbar, der anisotrope Wachstumseigenschaften auf dem verwendeten Halbleitersubstrat aufweist.
Weiterhin sind die beiden Richtungen nicht auf die angegebe- nen Richtungen beschränkt, sondern können beliebige geeignete Richtungen sein.

Claims

Patentansprüche
1. Halbleitervorrichtung mit: einem ersten gategesteuerten MOS-Bauelement (100) mit einem ersten Gateisolator (150) , der in eine erste Richtung orientiert ist; und einem zweiten gategesteuerten MOS-Bauelement (200) mit einem zweiten Gateisolator (250) , der in eine zweite Richtung orientiert ist, die von der ersten Richtung verschieden ist; wobei der erste und der zweite Gateisolator (150; 250) im gleichen Prozeßschritt gleichzeitig aufgewachsen worden sind; d a d u r c h g e k e n n z e i c h n e t , daß die erste und die zweite Richtung derart gewählt sind, daß die Dicke (d2) des zweiten Gateisolators (250) wesentlich größer ist als die Dicke (dl) des ersten Gateisolators (150) .
2. Halbleitervorrichtung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß das erste gategesteuerte MOS-Bauelement (100) ein planarer MOS-Transi- stör ist und daß das zweite gategesteuerte MOS-Bauelement (200) ein vertikaler MOS-Transistor ist.
3. Halbleitervorrichtung nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t , daß die erste Richtung die <100>-Richtung und die zweite Richtung vorzugsweise die <110>-Richtung ist.
4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 2 oder 3, d a d u r c h g e k e n n z e i c h n e t , daß sie ein Teil einer Speichervorrichtung mit Bitleitungsgräben ist, wobei der vertikale MOS-Transistor (200) an einer vertikalen Wand eines Bitleitungsgrabens (15) und der planare Transistor (100) in der Hauptfläche des Halbleitersubstrats (10) ange- ordnet ist. 9 5. Verfahren zur Herstellung der Halbleitervorrichtung nach mindestens einem der vorhergehenden Ansprüche mit den Schritten:
Bilden der Leitungsgebiete (120, 140) und des Kanalgebiets (130) des ersten gategesteuerten MOS-Bauelements (100) ; Bilden der Leitungsgebiete (220, 240) und des Kanalgebiets (230) des zweiten gategesteuerten MOS-Bauelements (200) ; und gleichzeitiges Aufwachsen des ersten und zweiten Gateisolators (150; 250) .
6. Verfahren nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t , daß vor dem Schritt des gleichzeitigen Aufwachsens des ersten und zweiten Gateisolators (150; 250) eine Aufdotierung des Kanalgebiets (230) des zweiten gategesteuerten MOS-Bauelements (200) vorzugsweise durch eine entsprechende Implantation oder Diffusion durchgeführt wird.
7. Verfahren nach Anspruch 6, d a d u r c h g e k e n n z e i c h n e t , daß die Dotierstoffdosis bei der Aufdotierung und die Dicke (d2) des zweiten Gateisolators (250) zur Erzielung einer bestimmten Einsatzspannung des zweiten gategesteuerten MOS-Bauelements (200) aufeinander abgestimmt werden.
8. Verfahren nach Anspruch 5, 6 oder 7 d a d u r c h g e k e n n z e i c h n e t , daß der erste und zweite Gateisolator (150; 250) ein Oxid sind und in einem Ofenprozeß aufgewachsen werden.
9. Verfahren nach einem der Ansprüche 5 bis 8, d a d u r c h g e k e n n z e i c h n e t , daß der erste und zweite Gateisolator (150; 250) ein Oxid sind und in einem Plasmaprozeß aufgewachsen werden.
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