DE10143235A1 - Halbleiterspeicherelement, Halbleiterspeicherelement-Anordnung, Verfahren zum Herstellen eines Halbleiterspeicherelementes und Verfahren zum Betreiben eines Halbleiterspeicherelementes - Google Patents

Halbleiterspeicherelement, Halbleiterspeicherelement-Anordnung, Verfahren zum Herstellen eines Halbleiterspeicherelementes und Verfahren zum Betreiben eines Halbleiterspeicherelementes

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Abstract

Ein Halbleiterspeicherelement weist ein Substrat auf, in welchem ein Source- und ein Drain-Bereich ausgebildet sind, ein von dem Substrat elektrisch isoliertes Floating Gate, eine Tunnelbarrieren-Anordnung, über die ein Auf- oder Entladen des Floating Gates durchführbar ist, wobei durch Auf- oder Entladen des Floating Gates die Leitfähigkeit eines Kanals zwischen Source- und Drain-Bereich veränderbar ist, und Mittel zum Steuern der Ladungstransmission der Tunnelbarrieren-Anordnung, welche eine mit dem Source-Bereich elektrisch leitend verbundene Sourceleitung aufweisen.

Description

  • Die Erfindung betrifft ein Halbleiterspeicherelement, eine Halbleiterspeicherelementanordnung, ein Verfahren zum Herstellen eines Halbleiterspeicherelementes und ein Verfahren zum Betreiben eines Halbleiterspeicherelementes.
  • Wesentliche Parameter eines Halbleiterspeicherelementes sind die Haltezeit, für die der im Halbleiterspeicherelement gespeicherte Speicherinhalt erhalten bleibt, die zum Einprogrammieren des Speicherinhalts erforderliche Schreibzeit und die zum Einprogrammieren des Speicherinhalts notwendigen Schreibspannungen.
  • Ein bekanntes Halbleiterspeicherelement ist das DRAM- Speicherelement (DRAM = Dynamic Random Access Memory), welches zwar relativ schnelle Schreibzeiten von wenigen Nanosekunden, jedoch infolge unvermeidlicher Leckströme nur kurze Haltezeiten aufweist, so dass in regelmäßigen zeitlichen Abständen von etwa 100 ms ein Wiederaufladen des RAM- Speicherelementes notwendig ist.
  • Demgegenüber ermöglicht das sogenannte EEPROM-Speicherelement (EEPROM = Electrically Erasable Programmable Read Only Memory) zwar relativ lange Haltezeiten von mehreren Jahren, jedoch sind die zum Einprogrammieren des Speicherinhalts notwendigen Schreibzeiten wesentlich größer als beim RAM-Speicherelement.
  • Es besteht daher ein Bedarf an Halbleiterspeicherelementen, bei denen schnelle Schreibzeiten (von etwa 10 Nanosekunden) mit langen Haltezeiten (von mehr als einem Jahr) und niedrigen Schreibspannungen kombiniert sind.
  • In [1] ist ein sogenanntes "crested barrier"-Speicherelement vorgeschlagen worden, bei dem das Be- bzw. Entladen eines Floating Gates über eine serielle Anordnung von (typischerweise drei) Tunnelbarrieren erfolgt, wobei die Tunnelbarrieren eine profilierte (= "crested") Form besitzen. Hierbei sind die Tunnelbarrieren nicht wie üblich in Form eines Rechteckpotentials mit konstanter Höhe der Potentialbarriere ausgebildet, sondern mittels "Peaks" oder "Zacken" profiliert.
  • Da eine solche "profilierte" Tunnelbarriere gegenüber einer herkömmlichen Tunnelbarriere eine größere Ladungstransmission sowie eine größere Sensitivität für die anliegende Spannung aufweist, lassen sich mit einem derartigen "crested barrier"- Halbleiterspeicherelement jedenfalls theoretisch relativ schnelle Schreibzeiten erreichen. Jedoch sind die zum Schreiben erforderlichen Schreibspannungen relativ groß, d. h. ungefähr größer als 10 V.
  • Aus [2] ist ein Vorschlag für ein sogenanntes PLED- Speicherelement (PLED = Planar Localized Electron Device) bekannt. Hierbei erfolgt das Schreiben bzw. Löschen von Daten durch schnelles Be- bzw. Entladen eines Floating Gates über eine Vielfachtunnelbarriere (MTJ = Multiple Tunnel Junction), wobei die Transmission der Vielfachtunnelbarriere mittels einer Seitengate-Elektrode gesteuert wird. Zum Lesen von Daten wird je nach Leitfähigkeits-Zustand des unterhalb des Floating Gates zwischen einem Source-Anschluss und einem Drain-Anschluss verlaufenden Kanals ein Stromfluss im Kanal nachgewiesen (entsprechend einem Bit "1") oder nicht (entsprechend einem Bit "0"). Bei dem PLED-Speicherelement lassen sich kurze Schreibzeiten (ähnlichen denen eines RAM- Speicherelementes) und lange Haltezeiten (ähnlich denen eines EEPROM-Speicherelementes) erreichen. Außerdem sind die erforderlichen Schreibspannungen wesentlich geringer als bei dem oben genannten "crested barrier"-Speicherelement.
  • Da jedoch zusätzlich zu dem Source-, dem Drain- und dem Datenanschluss ein weiterer Anschluss für die Seitengate- Elektrode zum Steuern der Transmission der Tunnelbarriere erforderlich ist, handelt es sich bei dem PLED- Speicherelement um eine 4-terminale Anordnung. Aufgrund dieser 4-terminalen Anordnung ist das PLED-Speicherelement relativ groß dimensioniert und infolgedessen für ULSI- Anwendungen (ULSI = Ultra Large Scale Integration) nicht ideal.
  • Somit liegt der Erfindung das Problem zugrunde, ein Halbleiterspeicherelement, eine Halbleiterspeicherelementanordnung, ein Verfahren zum Herstellen eines Halbleiterspeicherelementes und ein Verfahren zum Betreiben eines Halbleiterspeicherelementes zu schaffen, welche bei Ermöglichung schneller Schreibzeiten, großer Haltezeiten und niedriger Schreibspannungen eine bessere Eignung für ULSI-Anwendungen aufweisen.
  • Das Problem wird durch das Halbleiterspeicherelement, die Halbleiterspeicherelementanordnung, das Verfahren zum Herstellen eines Halbleiterspeicherelementes und das Verfahren zum Betreiben eines Halbleiterspeicherelementes gemäß den unabhängigen Patentansprüchen gelöst.
  • Ein Halbleiterspeicherelement weist ein Substrat auf, in welchem wenigstens ein Source- und wenigstens ein Drain- Bereich ausgebildet sind. Von dem Substrat ist ein Floating Gate elektrisch isoliert.
  • Ferner ist eine Tunnelbarrieren-Anordnung vorgesehen, über die dem Floating Gate elektrische Ladung zuführbar bzw. von diesem abführbar ist, wobei durch Auf- oder Entladen des Floating Gates die Leitfähigkeit eines Kanals zwischen dem Source- und dem Drain-Bereich veränderbar ist.
  • Außerdem sind Mittel zum Steuern der Ladungstransmission der Tunnelbarrieren-Anordnung vorgesehen, welche eine mit dem Source-Bereich elektrisch leitend verbundene Sourceleitung aufweisen.
  • Dadurch, dass die Mittel zum Steuern der Ladungstransmission der Tunnelbarrieren-Anordnung eine mit dem Source-Bereich elektrisch leitend verbundene Sourceleitung aufweisen, kann die Sourceleitung zum einen zum Stromtransport beim Schreiben bzw. Lesen des Halbleiterspeicherelementes und zum anderen zum Steuern der Ladungstransmission der Vielfachtunnelbarriere verwendet werden. Infolgedessen ist, anders als bei dem oben beschriebenen PLED-Speicherelement, kein zusätzlicher Anschluss für ein die Ladungstransmission steuerndes Seitengate erforderlich.
  • Mit anderen Worten reicht es dadurch, dass die Steuerung der Ladungstransmission der Tunnelbarrieren-Anordnung über die Sourceleitung erfolgt, bei dem erfindungsgemäßen Aufbau des Halbleiterspeicherelementes aus, zum Betrieb eine Sourceleitung, eine Datenleitung und eine Wortleitung vorzusehen, an die jeweils zum Schreiben, Lesen und Löschen unterschiedliche Spannungen angelegt werden können.
  • Das erfindungsgemäße Halbleiterspeicherelement weist somit eine 3-terminale Anordnung auf und ist infolge des hiermit einhergehenden schlankeren Aufbaus insbesondere für ULSI- Anwendungen besser geeignet als eine 4-terminale Anordnung, wie sie z. B. das oben beschriebene PLED-Speicherelement darstellt. Gleichzeitig kommt das erfindungsgemäße Halbleiterspeicherelement mit wesentlich geringeren Schreibspannungen aus als etwa das o. g. "crested barrier"- Speicherelement.
  • Die Tunnelbarrieren-Anordnung weist vorzugsweise einen Schichtstapel mit einer abwechselnden Schichtfolge von halbleitenden und isolierenden Schichten zur Ausbildung einer Vielfachtunnelbarriere auf. Hierbei erstreckt sich die Sourceleitung vorzugsweise von dem Source-Bereich aus parallel zur Stapelrichtung des Schichtstapels der Vielfachtunnelbarriere. Die Sourceleitung weist zusätzlich dotiertes Polysilizium auf. Alternativ kann die Sourceleitung Metall aufweisen, vorzugsweise zumindest eines der folgenden Materialien: Aluminium, Kupfer, Titan-Nitrid.
  • Gemäß einer bevorzugten Ausführungsform weisen die halbleitenden Schichten des Schichtstapels undotiertes Polysilizium auf, und die isolierenden Schichten weisen Siliziumnitrid oder Siliziumdioxid auf.
  • Hierbei können die halbleitenden Schichten eine Dicke im Bereich von typischerweise 10 bis 100 nm, vorzugsweise im Bereich von 30 bis 50 nm und die isolierenden Schichten eine Dicke im Bereich von typischerweise 2 bis 10 nm, vorzugsweise im Bereich von 2 bis 6 nm aufweisen.
  • Alternativ können die halbleitenden Schichten auch amorphes Silizium aufweisen.
  • Die Tunnelbarrieren-Anordnung kann auf ihrer dem Floating Gate abgewandten Seite mit einer Wortleitung elektrisch verbunden sein, mittels der ein Spannungsimpuls über die Tunnelbarrieren-Anordnung an das Floating Gate zum Laden des Floating Gates und zum Invertieren des Kanals zwischen Source-Bereich und Drain-Bereich anlegbar ist.
  • Bei einer Halbleiterspeicherelement-Anordnung sind eine Mehrzahl von erfindungsgemäßen Halbleiterspeicherelementen in einer Mehrzahl von Zeilen und Spalten matrixartig angeordnet, wobei die zu einer Spalte gehörenden Halbleiterspeicherelemente eine gemeinsame Sourceleitung aufweisen, die mit den Source-Bereichen dieser Halbleiterspeicherelemente elektrisch leitend verbunden ist und über welche die Ladungstransmission der zu diesen Halbleiterspeicherelementen gehörenden Tunnelbarrieren- Anordnungen steuerbar ist.
  • Hierbei kann die jeweils einem Halbleiterspeicherelement in einer Zeile zugeordnete Sourceleitung eine Bitleitung eines in derselben Zeile benachbarten Halbleiterspeicherelementes bilden. Auf diese Weise lassen sich besonders hohe Speicherdichten von 4.f2 (f = "minimum feature size", minimale Strukturgröße) realisieren.
  • Es kann jedoch auch jeweils zwei in derselben Zeile benachbart angeordneten Halbleiterspeicherelementen eine gemeinsame Sourceleitung zugeordnet sein. In diesem Falle ist die Sourceleitung symmetrisch, d. h. in gleichem Abstand zu den links und rechts der Sourceleitung benachbarten Schichtstapeln zur Ausbildung der Tunnelbarrieren-Anordnung angeordnet, wodurch der Herstellungsprozess der Halbleiterspeicherelement-Anordnung vereinfacht wird.
  • Ein Verfahren zum Herstellen eines Halbleiterspeicherelementes weist die folgenden Schritte auf:
    • - Ausbilden wenigstens eines Source- und wenigstens eines Drain-Bereichs in einem Substrat;
    • - Ausbilden eines von dem Substrat elektrisch isolierten Floating Gates;
    • - Ausbilden einer Tunnelbarrieren-Anordnung, über die dem Floating Gate elektrische Ladung zuführbar bzw. von diesem abführbar ist, wobei durch Auf- oder Entladen des Floating Gates die Leitfähigkeit eines Kanals zwischen dem Source- und dem Drain-Bereich veränderbar ist;
    • - wobei benachbart zur Tunnelbarrieren-Anordnung eine mit dem Source-Bereich elektrisch leitend verbundene Sourceleitung zum Steuern der Ladungstransmission der Tunnelbarrieren-Anordnung ausgebildet wird.
  • Die Tunnelbarrieren-Anordnung wird vorzugsweise als Schichtstapel mit einer abwechselnden Schichtfolge von halbleitenden und isolierenden Schichten zur Ausbildung einer Vielfachtunnelbarriere ausgebildet.
  • Die Sourceleitung wird vorzugsweise von dem Source-Bereich aus parallel zur Stapelrichtung des Schichtstapels der Vielfachtunnelbarriere ausgebildet.
  • Bevorzugt weist der Schritt des Ausbildens einer mit dem Source-Bereich elektrisch leitend verbundenen Sourceleitung die folgenden Schritte auf:
    • - Aufbringen einer ersten halbleitenden Schicht auf einer die Tunnelbarrieren-Anordnung und den Source-Bereich bedeckenden isolierenden Schicht;
    • - Durchführen einer gerichteten Implantation zum Dotieren des Bereichs der ersten halbleitenden Schicht, welcher auf der die Vielfachtunnelbarriere bedeckenden isolierenden Schicht aufgebracht ist;
    • - Freilegen des Source-Bereichs durch partielles Entfernen der den Source-Bereich bedeckenden ersten halbleitenden Schicht und der isolierenden Schicht;
    • - Entfernen der nicht-dotierten Bereiche der ersten halbleitenden Schicht unter partiellem Freilegen der isolierenden Schicht; und
    • - selektives Aufbringen einer zweiten halbleitenden Schicht auf den Source-Bereich und den dotierten Bereich der ersten halbleitenden Schicht.
  • Die erste und zweite halbleitende Schicht werden bevorzugt aus Polysilizium gebildet und die isolierende Schicht wird bevorzugt aus Siliziumdioxid (SiO2) oder Siliziumnitrid (Si3N4) gebildet.
  • Bei einem Verfahren zum Betreiben eines Halbleiterspeicherelementes, welches ein Substrat mit wenigstens einem darin ausgebildeten Source- und wenigstens einem darin ausgebildeten Drain-Bereich, ein von dem Substrat elektrisch isoliertes Floating Gate und eine Tunnelbarrieren- Anordnung aufweist, wird dem Floating Gate elektrische Ladung über die Tunnelbarrieren-Anordnung zugeführt bzw. von diesem abgeführt, wobei durch Auf- oder Entladen des Floating Gates die Leitfähigkeit eines Kanals zwischen Source- und Drain- Bereich verändert wird, und wobei die Ladungstransmission der Tunnelbarrieren-Anordnung über eine mit dem Source-Bereich elektrisch leitend verbundene Sourceleitung gesteuert wird.
  • Bevorzugt wird zum Schreiben von Daten des Halbleiterspeicherelements eine Spannung im Bereich +(2-3) Volt an die Sourceleitung angelegt und eine Spannung von maximal ±1 Volt an eine Wortleitung angelegt, die mit der Tunnelbarrieren-Anordnung auf ihrer dem Floating Gate abgewandten Seite elektrisch verbunden ist.
  • Die an der Sourceleitung anliegende Spannung von +(2-3) Volt erhöht die Transmission der durch den Schichtstapel gebildeten Tunnelbarrieren-Anordnung exponentiell und ermöglicht die Zu- bzw. Abfuhr elektrischer Ladung zu bzw. von dem Floating Gate und damit ein Invertieren des zwischen Source- und Drain-Bereich befindlichen Kanals.
  • Zum Lesen von Daten des Halbleiterspeicherelementes wird bevorzugt eine Spannung im Bereich +(0,5-1) Volt an eine mit dem Drain-Bereich elektrisch leitend verbundene Bitleitung angelegt, und eine Spannung im Bereich von +(3-5) Volt wird an eine Wortleitung angelegt, die mit der Tunnelbarrieren- Anordnung auf Ihrer dem Floating Gate abgewandten Seite elektrisch verbunden ist.
  • Infolge der kapazitiven Kopplung entspricht der an der Wortleitung anliegenden Spannung von +(3-5) Volt eine Spannung von typischerweise etwa +1,5 Volt zwischen Floating Gate und dem Kanal zwischen Source-Bereich und Drain-Bereich, so dass der kapazitive Durchgriff von der Wortleitung auf das Floating Gate und den Kanal zwischen Source- und Drain- Bereichen ausreicht, um den Auslesetransistor in den leitenden Zustand zu versetzen. Bei Anlegen einer geringen Spannung von +(0,5-1) Volt an die Bitleitung wird somit je nach invertiertem oder nichtinvertiertem Zustand des Kanals ein Stromfluss im Kanal nachgewiesen (entsprechend einem Bit "1") oder nicht (entsprechend einem Bit "0").
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im weiteren näher erläutert.
  • Es zeigen:
  • Fig. 1a bis 1g ein erfindungsgemäßes Halbleiterspeicherelement gemäß einem Ausführungsbeispiel der Erfindung zu verschiedenen Zuständen während dessen Herstellung;
  • Fig. 2 eine schematische Seitenansicht eines Halbleiterspeicherelementes gemäß einer ersten bevorzugten Ausführungsform;
  • Fig. 3 eine schematische Darstellung einer Halbleiterspeicherelement-Anordnung von sechs gemäß Fig. 2 aufgebauten Halbleiterspeicherelementen in Draufsicht;
  • Fig. 4 ein Programmierbeispiel für das Halbleiterspeicherelement aus Fig. 2;
  • Fig. 5 eine schematische Seitenansicht eines Halbleiterspeicherelementes gemäß einer zweiten bevorzugten Ausführungsform; und
  • Fig. 6 eine schematische Darstellung einer Halbleiterspeicherelement-Anordnung von sechs gemäß Fig. 5 aufgebauten Halbleiterspeicherelementen in Draufsicht.
  • Gemäß Fig. 1a werden zur Herstellung eines Halbleiterspeicherelementes 100 auf einem Siliziumsubstrat 101 nacheinander eine Schicht 102 aus Siliziumdioxid der Dicke von etwa 6-10 nm und eine 50 nm dicke Schicht 103 aus dotiertem Polysilizium aufgewachsen. Die Schicht 103 dient zur Ausbildung eines Floating Gates des Halbleiterspeicherelementes 100.
  • Auf der Schicht 103 werden in abwechselnder Schichtfolge Barriereschichten 104, 106 und 108 aus Siliziumnitrid (Si3N4) und Schichten 105, 107 und 109 aus undotiertem Polysilizium aufgebracht, was vorzugsweise mittels chemischer Gasphasenabscheidung (CVD = "Chemical Vapour Deposition") bzw. thermischer Nitridierung durchgeführt wird. Der aus den Schichten 103-108 gebildete Schichtstapel dient zur Ausbildung einer Vielfachtunnelbarriere, wobei die Vielfachtunnelbarriere auch eine andere Anzahl von Barriereschichten und Polysiliziumschichten, wenigstens jedoch eine Barriereschicht und zwei durch die Barriereschicht getrennte Polysiliziumschichten aufweisen kann.
  • In dem dargestellten Ausführungsbeispiel weisen die undotierten Polysiliziumschichten 105 und 107 eine Dicke von 40 nm, die dotierte Polysiliziumschicht 109 eine Dicke von 50 nm, die Barriereschichten 104 und 108 eine Dicke von 2 nm und die Barriereschicht 106 eine Dicke von ungefähr 5 nm auf.
  • In einem nächsten Schritt wird gemäß Fig. 1b nach Ätzung des "Schichtenstapels" aus Polysilizium- bzw. Siliziumnitrid- Schichten 103-109 mit einer etwa 6 nm dicken Siliziumdioxid- Schicht 110 eine gerichtete Arsen-Implantation mit einer Dosis von etwa 1020 cm-3 zur Ausbildung von Source- bzw. -Drain-Bereichen 111, 112 im Substrat 101 durchgeführt, in Fig. 1b symbolisiert mittels Pfeilen 123. Die Siliziumdioxid- Schicht 110 dient hierbei dazu, ein Eindringen von Dotieratomen in den Schichtstapel 103-109 zu verhindern.
  • Anschließend wird gemäß Fig. 1c auf die Siliziumdioxid-Schicht 110 bzw. die sich zwischen den Schichtstapeln 103-109 erstreckende Siliziumdioxid-Schicht 102 eine Schicht 113 aus Polysilizium aufgebracht, deren Dicke etwa f/4 (f = minimale Strukturgröße) entspricht.
  • In einem nächsten Schritt wird eine schräg gerichtete Implantation von Bor-Atomen 114 durchgeführt, wie aus Fig. 1d ersichtlich ist, (d. h. nur auf die jeweils rechts in den Gräben in Fig. 1d gezeigten Bereiche). Nach dieser einseitigen Bor-Implantation werden durch einen Ätzschritt Polysilizium- Spacer 115 aus der Schicht 113 aus Polysilizium ausgebildet, woraufhin eine schnelle thermische Behandlung (RTP = rapid thermal process) durchgeführt wird, um eine Aktivierung der Bor-Dotieratome an den korrekten Gitterplätzen zu erreichen.
  • Anschließend wird die sich zwischen den Polysilizium-Spacern 115 erstreckende Siliziumdioxidschicht 102 partiell weggeätzt (Fig. 1d), woraufhin ein weiterer nasschemischer Ätzschritt mittels Kaliumhydroxid (KOH) durchgeführt wird. Dieser Ätzschritt dient dazu, nur die nicht-dotierten Bereiche der Polysilizium-Spacer 115 (d. h. die jeweils links in den Gräben in Fig. 1d gezeigten Bereiche) unter Freilegung der darunter liegenden Siliziumdioxid-Schicht 110 zu entfernen.
  • In einem nächsten Schritt wird gemäß Fig. 1e eine selektive Epitaxie von Polysilizium durchgeführt, wobei nur in den Bereichen Polysilizium aufgebracht wird, in welchen sich kein Siliziumdioxid befindet, d. h. in den in Fig. 1e rechts gezeigten Bereichen innerhalb jeder Grabenstruktur sowie über den Source- bzw. -Drain-Bereichen 111, 112, da dort die Siliziumdioxid-Schicht 110 zuvor entfernt worden ist. Auf diesen Bereichen wird somit eine Schicht 116 bzw. 117 aus Polysilizium aufgebracht, wobei die Dicke der Schicht 117 über den Source- bzw. -Drain-Bereichen etwa 10 nm, jedenfalls aber mindestens die Dicke der umgebenden Siliziumdioxid- Schicht 110, beträgt.
  • Anschließend wird gemäß Fig. 1e eine schräg gerichtete Implantation von Phosphor-Ionen 118 durchgeführt. In einem nächsten Schritt wird Siliziumdioxid 119 unter Auffüllung der Grabenstruktur aufgebracht, woraufhin ein chemisch- mechanisches Polieren (CMP = chemical mechanical polishing) durchgeführt wird.
  • In einem nächsten Schritt wird gemäß Fig. 1f der auf Höhe der Polysiliziumschicht 109 liegende, oberste Bereich der Polysilizium-Schichten 116 und 117 teilweise zurückgeätzt, woraufhin der entsprechende Bereich wieder mit Siliziumdioxid 119 aufgefüllt und ein weiterer CMP-Schritt durchgeführt wird.
  • Anschließend wird eine Titan/Titannitrid-Schicht 120 zur Ausbildung einer Diffusionsbarriere auf den Schichten 119 bzw. 109 aufgebracht, auf welcher wiederum aufeinanderfolgend eine Schicht 121 aus Wolfram und eine Schicht 122 aus Siliziumnitrid (Si3N4) zur Ausbildung des in Fig. 1g dargestellten Halbleiterspeicherelementes 100 abgeschieden werden.
  • Anschließend wird der Schichtstapel aus den Schichten aus Siliziumnitrid, Wolfram, sowie der Barriereschicht aus Polysilizium bis zu der Schicht 102 aus Siliziumdioxid geätzt. Die Schicht aus Siliziumnitrid, welche auf der Schicht aus Wolfram angeordnet ist, dient in diesem Ätzvorgang als Hartmaske. Mit diesem Ätzschritt werden die Strukturen in y-Richtung, d. h. in Richtung senkrecht zur Zeichenebene aus Fig. 1g vereinzelt.
  • Gemäß Fig. 2 weist ein gemäß dem oben beschriebenen Verfahren hergestelltes Halbleiterspeicherelement 200 Source- bzw. Drain-Bereiche 201, 202 auf, die in einem Substrat (nicht dargestellt) ausgebildet sind und zwischen denen sich ein (nicht dargestellter) Kanal mit veränderlicher elektrischer Leitfähigkeit in dem Substrat erstreckt.
  • Ferner weist das Halbleiterspeicherelement 200 ein Floating Gate 203 aus einer Polysilizium-Schicht von etwa 50 nm Dicke auf, auf welchem zur Ausbildung einer Vielfachtunnelbarriere ein Schichtstapel 204 mit abwechselnd aufeinanderfolgenden Siliziumnitrid-Schichten 205, 207 und 209 und Polysilizium- Schichten 206 und 208 aufeinanderfolgend aufgebracht ist.
  • Auf der obersten Siliziumnitrid-Schicht 209 ist eine Wolfram- Schicht 210 zur Ausbildung einer Wortleitung des Halbleiterspeicherelementes 200 aufgebracht.
  • Das Floating Gate 203 sowie der Schichtstapel 204 sind in dem nicht an die Wolfram-Schicht 210 angrenzenden Bereich von einer Siliziumdioxid-Region 211 umgeben, über die das Halbleiterspeicherelement 200 gegen benachbarte Halbleiterspeicherelemente isoliert ist. Die Siliziumdioxid- Region 211 weist insbesondere eine Siliziumdioxid-Schicht 212 auf, die das Floating Gate 203 von dem Substrat isoliert.
  • Ferner sind eine sich benachbart zu dem Floating Gate 203 und dem Schichtstapel 204 von dem Source-Bereich 201 aus erstreckende Sourceleitung 213 aus n+-dotiertem Polysilizium und eine sich parallel hierzu auf der gegenüberliegenden Seite des Floating Gates 203 und des Schichtstapels 204 von dem Drain-Bereich 202 aus erstreckende Bitleitung 214 aus n+- dotiertem Polysilizium vorgesehen.
  • Bei dem in Fig. 2 dargestellten und gemäß dem in Fig. 1a-g dargestellten Verfahren hergestellten Halbleiterspeicherelement 200 ist die Lage der Sourceleitung 213 insofern asymmetrisch, als diese, wie aus Fig. 2 ersichtlich ist, wesentlich näher bei dem die Tunnelbarrieren-Anordnung ausbildenden Schichtstapel 204 angeordnet ist als bei dem entsprechenden, auf der gegenüberliegenden Seite der Sourceleitung 213 (d. h. in Fig. 2 links) befindlichen Schichtstapel. Hierdurch ist zwar der Herstellungsaufwand gegenüber einer symmetrischen Anordnung der Sourceleitung 213 (die noch im Zusammenhang mit Fig. 4 beschrieben wird) erhöht, es wird jedoch bei Anlegen geeigneter Spannungen an die Sourceleitung gewährleistet, dass ausschließlich die am nächsten benachbarte Tunnelbarrieren-Anordnung "geöffnet", d. h. deren vertikale Transmission erhöht wird.
  • Außerdem dient bei dem in Fig. 2 dargestellten Ausführungsbeispiel eines Halbleiterspeicherelements 200 die Sourceleitung 213 gleichzeitig als Bitleitung für ein benachbartes Halbleiterspeicherelement, welches auf der dem Floating Gate 203 abgewandten Seite der Sourceleitung 213 (d. h. in Fig. 2 links von der Sourceleitung 213) angeordnet ist. Auf diese Weise lassen sich besonders hohe Speicherdichten von 4.f2 (f = "minimum feature size" = minimale Strukturgröße) realisieren.
  • In Fig. 3 ist eine Gitterstruktur 300 einer Halbleiterspeicherelement-Anordnung dargestellt, in welcher zu vier Halbleiterspeicherelementen gehörende Floating Gates 300a. . .300d in einer Rasteranordnung angeordnet sind, wobei jedes der Halbleiterspeicherelemente 300a-300d identisch zu dem Halbleiterspeicherelement 200 aus Fig. 2 aufgebaut ist. Dementsprechend verläuft benachbart zu den Floating Gates 300a-300b auf deren den Floating Gates 300a-300b abgewandten Seite eine Sourceleitung 301, und auf deren den Floating Gates 300a-300b zugewandten Seite verläuft eine Bitleitung 302. Auf der den Floating Gates 300a-300b abgewandten Seite der Floating Gates 300c-300d verläuft wiederum eine Sourceleitung 303.
  • Die Floating Gates 300a-300d sind von einer Siliziumdioxid- Region 304 umgeben sowie in dem zwischen benachbarten Floating Gates 300a-300d verbleibenden Zwischenräumen durch Siliziumdioxid-Schichten 305 getrennt, um benachbarte Halbleiterspeicherelemente gegeneinander zu isolieren.
  • Zu Erläuterung der Funktionsweise des Halbleiterspeicherelementes 200 ist in Fig. 4 ein Programmierbeispiel des Halbleiterspeicherelementes 200dargestellt. Demnach erfolgt der Schreibprozess durch Anlegen einer positiven Spannung von +2,5 Volt an die Sourceleitung (Sourcelinie) 213 zum Öffnen des Kanals und Anlegen einer negativen Spannung von -1 Volt an die Wortleitung 210 (Schreiblinie). Das Löschen von Daten erfolgt entsprechend durch Anlegen einer positiven Spannung von +1 Volt an die Wortleitung 210 und Anlegen einer positiven Spannung von +2,5 Volt an die Sourceleitung 213.
  • Die an der Sourceleitung 213 anliegende Spannung von +2,5 Volt erhöht die Ladungstransmission der durch den Schichtstapel 204 gebildeten Tunnelbarrieren-Anordnung und ermöglicht die Zu- bzw. Abfuhr elektrischer Ladung zu bzw. von dem Floating Gate 203 und damit ein Invertieren des zwischen Source- und Drain-Bereich 201, 202 befindlichen Kanals.
  • Der Leseprozess erfolgt durch Anlegen einer positiven Spannung von beispielsweise +4 Volt an die Wortleitung 210 und Anlegen einer geringen positiven Spannung von beispielsweise +0,5 Volt an die Bitleitung (Bitlinie) 214. Infolge der kapazitiven Kopplung entspricht der an der Wortleitung 210 anliegenden Spannung von +4 Volt eine Spannung von etwa +1,5 Volt zwischen Floating Gate 203 und dem Kanal zwischen Source-Bereich 201 und Drain-Bereich 202, so dass der kapazitive Durchgriff von der Wortleitung 210 auf das Floating Gate 203 und den Kanal zwischen Source- und Drain-Bereichen 201, 202 ausreicht, um den Auslesetransistor in den leitenden Zustand zu versetzen.
  • Bei Anlegen einer geringen Spannung von +0,5 Volt an die Bitleitung wird somit je nach invertiertem oder nichtinvertiertem Zustand des Kanals ein Stromfluss im Kanal nachgewiesen (entsprechend einem Bit "1") oder nicht (entsprechend einem Bit "0").
  • In Fig. 5 ist ein Halbleiterspeicherelement 400 gemäß einer weiteren bevorzugten Ausführungsform der Erfindung dargestellt. Das Halbleiterspeicherelement 400 weist wie das Halbleiterspeicherelement 200 Source- bzw. Drain-Bereiche 401 bzw. 402 auf, zwischen denen ein Floating Gate 403 angeordnet ist. Auf dem Floating Gate 403 ist zur Ausbildung einer Vielfachtunnelbarriere ein Schichtstapel 404 mit abwechselnd aufeinanderfolgenden Siliziumnitrid-Schichten 405, 407 und 409 und Polysilizium-Schichten 406 und 408 aufgebracht.
  • Auf der obersten Siliziumnitrid-Schicht 409 ist eine Wolfram- Schicht 410 zur Ausbildung einer Wortleitung des Halbleiterspeicherelementes 400 aufgebracht.
  • Das Floating Gate 403 sowie der Schichtstapel 404 sind in dem nicht an die Wolfram-Schicht 410 angrenzenden Bereich von einer Siliziumdioxid-Region 411 umgeben, über die das Halbleiterspeicherelement 400 gegen benachbarte Halbleiterspeicherelemente isoliert ist. Die Siliziumdioxid- Region 411 weist insbesondere eine Siliziumdioxid-Schicht 412 auf, die das Floating Gate 403 von dem Substrat isoliert.
  • An das Halbleiterspeicherelement 400 grenzt ein weiteres Halbleiterspeicherelement 400' an, welches in entsprechender Weise ein Floating Gate 413 und einen Schichtstapel 414 mit abwechselnd aufeinanderfolgenden Siliziumnitrid-Schichten 415, 417 und 419 und Polysilizium-Schichten 416 und 418 aufweist.
  • Ferner ist bei dem Halbleiterspeicherelement 400 eine sich benachbart zu dem Floating Gate 403 und dem Schichtstapel 404 von dem Source-Bereich 401 aus erstreckende Sourceleitung 420 aus n+-dotiertem Polysilizium vorgesehen. Auf der gegenüberliegenden Seite des Floating Gates 403 und des Schichtstapels 404 bildet der Drain-Bereich 402 eine Bitleitung 421.
  • Im Unterschied zu dem Halbleiterspeicherelement 200 bildet bei dem Halbleiterspeicherelement 400 die Bitleitung 421 nicht die Sourceleitung für das benachbarte Halbleiterspeicherelement 400', sondern ist von dieser als getrennte Leitung ausgebildet. Das benachbarte Halbleiterspeicherelement 400' weist vielmehr eine eigene, in Fig. 5 nur zum Teil dargestellte Sourceleitung 422 auf, so dass die Speicherdichte des Halbleiterspeicherelements 400 lediglich 8.f2 beträgt. Anders als bei dem Halbleiterspeicherelement 200 ist aber bei dem Halbleiterspeicherelement 400 die Sourceleitung 420 symmetrisch, d. h. in gleichem Abstand zu den links und rechts der Sourceleitung 420 benachbarten Schichtstapeln angeordnet. Auf diese Weise wird der Herstellungsprozess gegenüber dem in Fig. 1a-g beschriebenen Prozess vereinfacht.
  • In Fig. 6 ist eine Gitterstruktur 500 dargestellt, in welcher zu vier Halbleiterspeicherelementen gehörende Floating Gates 500a. . .500d in einer Rasteranordnung miteinander verbunden sind, wobei jedes der Halbleiterspeicherelemente 500a-500d identisch zu dem Halbleiterspeicherelement 400 aus Fig. 5 aufgebaut ist. Dementsprechend verläuft benachbart zu den Floating Gates 500a-500b auf deren den Floating Gates 500c-500d abgewandten Seite eine Sourceleitung 501, und auf deren den Floating Gates 300c-300d zugewandten Seite eine Bitleitung 502. Auf der den Floating Gates 500a-500b abgewandten Seite der Floating Gates 500c-500d verläuft wiederum eine Sourceleitung 303.
  • Die Floating Gates 500a-500d sind von einer Siliziumdioxid- Region 504 umgeben sowie in den zwischen benachbarten Floating Gates 500a-500d verbleibenden Zwischenräumen durch Siliziumdioxid-Schichten 505 getrennt, um benachbarte Halbleiterspeicherelemente gegeneinander zu isolieren.
  • Der Betrieb des Halbleiterspeicherelementes 400 bzw. der Halbleiterspeicherelement-Anordnung gemäß Fig. 6 entspricht im wesentlichen dem des Halbleiterspeicherelementes 200, wobei jedoch bei Anlegen einer Spannung von beispielsweise +2,5 Volt an die Sourceleitung 420 beide benachbarten Tunnelbarrieren-Anordnungen "geöffnet", d. h. deren vertikale Transmission erhöht wird. Ein selektives Schreiben bzw. Löschen kann jedoch auch bei dem Halbleiterspeicherelement 400 durch Anlegen einer geringen Spannung von z. B. +/-1 Volt an die jeweilige Wort-Leitung erfolgen.
  • In sämtlichen dargestellten Ausführungsbeispielen kann jeweils die Sourceleitung einerseits zum Stromtransport beim Schreiben bzw. Lesen des Halbleiterspeicherelementes und andererseits zum Steuern der Ladungstransmission der Vielfachtunnelbarriere verwendet werden, so dass kein zusätzlicher Anschluss für ein die Ladungstransmission durch die Vielfachtunnelbarriere steuerndes Seitengate erforderlich ist. Die Steuerung der Ladungstransmission der Tunnelbarrieren-Anordnung erfolgt vielmehr über die Sourceleitung, so dass das erfindungsgemäße Halbleiterspeicherelement eine 3-terminale Anordnung aufweist und damit für ULSI-Anwendungen besonders geeignet ist.
  • In diesem Dokument sind die folgenden Veröffentlichungen zitiert:
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    [2] K. Nakazato et al., "PLED - Planar Localized Electron Devices", IEDM Seiten 179-182. Bezugszeichenliste 100 Halbleiterspeicherelement
    101 Siliziumsubstrat
    102 Siliziumdioxidschicht
    103 Polysiliziumschicht
    104 Barriereschicht
    105 Polysiliziumschicht
    106 Barriereschicht
    107 Polysiliziumschicht
    108 Barriereschicht
    109 Polysiliziumschicht
    110 Siliziumdioxidschicht
    111 Source-Bereich
    112 Drain-Bereich
    113 Polysiliziumschicht
    114 Bor-Atome
    115 Polysilizium-Spacer
    116 Polysiliziumschicht
    117 Polysiliziumschicht
    118 Phosphor-Ionen
    119 Siliziumdioxid
    120 Titan/Titannitridschicht
    121 Wolframschicht
    122 Siliziumnitridschicht
    123 Pfeil
    200 Halbleiterspeicherelement
    201 Source-Bereich
    202 Drain-Bereich
    203 Floating Gate
    204 Schichtstapel
    205 Siliziumnitridschicht
    206 Polysiliziumschicht
    207 Siliziumnitridschicht
    208 Polysiliziumschicht
    209 Siliziumnitridschicht
    210 Wolframschicht
    211 Siliziumdioxidregion
    212 Siliziumdioxidschicht
    213 Sourceleitung
    214 Bitleitung
    300 Gitterstruktur
    300a Floating Gate
    300b Floating Gate
    300c Floating Gate
    300d Floating Gate
    300e Floating Gate
    300f Floating Gate
    301 Sourceleitung
    302 Bitleitung
    303 Sourceleitung
    304 Siliziumdioxidregion
    305 Siliziumdioxidschicht
    400 Halbleiterspeicherelement
    401 Source-Bereich
    402 Drain-Bereich
    403 Floating Gate
    404 Schichtstapel
    405 Siliziumnitridschicht
    406 Polysiliziumschicht
    407 Siliziumnitridschicht
    408 Polysiliziumschicht
    409 Siliziumnitridschicht
    410 Wolframschicht
    411 Siliziumdioxidregion
    412 Siliziumdioxidschicht
    413 Floating Gate
    414 Schichtstapel
    415 Siliziumnitridschicht
    416 Polysiliziumschicht
    417 Siliziumnitridschicht
    418 Polysiliziumschicht
    419 Siliziumnitridschicht
    420 Sourceleitung
    421 Bitleitung
    422 Sourceleitung
    500 Gitterstruktur
    500a Floating Gate
    500b Floating Gate
    500c Floating Gate
    500d Floating Gate
    500e Floating Gate
    500f Floating Gate
    501 Sourceleitung
    502 Bitleitung
    503 Sourceleitung
    504 Siliziumdioxidregion
    505 Siliziumdioxidschicht

Claims (20)

1. Halbleiterspeicherelement, aufweisend
ein Substrat, in welchem wenigstens ein Source- und wenigstens ein Drain-Bereich ausgebildet sind;
ein von dem Substrat elektrisch isoliertes Floating Gate;
eine Tunnelbarrieren-Anordnung, über die dem Floating Gate elektrische Ladung zuführbar bzw. von diesem abführbar ist, wobei durch Auf- oder Entladen des Floating Gates die Leitfähigkeit eines Kanals zwischen dem Source- und dem Drain-Bereich veränderbar ist; und
Mittel zum Steuern der Ladungstransmission der Tunnelbarrieren-Anordnung;
wobei die Mittel zum Steuern der Ladungstransmission der Tunnelbarrieren-Anordnung eine mit dem Source-Bereich elektrisch leitend verbundene Sourceleitung aufweisen.
2. Halbleiterspeicherelement nach Anspruch 1, wobei die Tunnelbarrieren-Anordnung einen Schichtstapel mit einer abwechselnden Schichtfolge von halbleitenden und isolierenden Schichten zur Ausbildung einer Vielfachtunnelbarriere aufweist.
3. Halbleiterspeicherelement nach Anspruch 2, wobei sich die Sourceleitung von dem Source-Bereich aus parallel zur Stapelrichtung des Schichtstapels der Vielfachtunnelbarriere erstreckt.
4. Halbleiterspeicherelement nach einem der Ansprüche 1 bis 3, wobei die Sourceleitung dotiertes Polysilizium oder ein Metall aufweist.
5. Halbleiterspeicherelement nach einem der Ansprüche 2 bis 4, wobei die halbleitenden Schichten des Schichtstapels undotiertes Polysilizium aufweisen.
6. Halbleiterspeicherelement nach einem der Ansprüche 2 bis 5, wobei die isolierenden Schichten des Schichtstapels Siliziumnitrid oder Siliziumdioxid aufweisen.
7. Halbleiterspeicherelement nach einem der Ansprüche 2 bis 6, wobei die halbleitenden Schichten des Schichtstapels eine Dicke im Bereich von 10 bis 100 nm und die isolierenden Schichten eine Dicke im Bereich von 2 bis 10 nm aufweisen.
8. Halbleiterspeicherelement nach Anspruch 7, wobei die halbleitenden Schichten des Schichtstapels eine Dicke im Bereich von 30 bis 50 nm und die isolierenden Schichten eine Dicke im Bereich von 2 bis 6 nm aufweisen.
9. Halbleiterspeicherelement nach einem der Ansprüche 1 bis 8, wobei die Tunnelbarrieren-Anordnung auf ihrer dem Floating Gate abgewandten Seite mit einer Wortleitung elektrisch verbunden ist, mittels der ein Spannungsimpuls über die Tunnelbarrieren-Anordnung an das Floating Gate zum Laden desselben und zum Invertieren des Kanals zwischen Source-Bereich und Drain-Bereich anlegbar ist.
10. Halbleiterspeicherelement-Anordnung, bei der eine Mehrzahl von Halbleiterspeicherelementen nach einem der vorhergehenden Ansprüche in einer Mehrzahl von Zeilen und Spalten matrixartig angeordnet sind, wobei die zu einer Spalte gehörenden Halbleiterspeicherelemente eine gemeinsame Sourceleitung aufweisen, die mit den Source- Bereichen dieser Halbleiterspeicherelemente elektrisch leitend verbunden ist und über welche die Ladungstransmission der zu diesen Halbleiterspeicherelementen gehörenden Tunnelbarrieren- Anordnungen steuerbar ist.
11. Halbleiterspeicherelement-Anordnung nach Anspruch 10, wobei die jeweils einem Halbleiterspeicherelement in einer Zeile zugeordnete Sourceleitung eine Bitleitung eines in derselben Zeile benachbarten Halbleiterspeicherelementes bildet.
12. Halbleiterspeicherelement-Anordnung nach Anspruch 10, wobei jeweils zwei in derselben Zeile benachbart angeordneten Halbleiterspeicherelementen eine gemeinsame Sourceleitung zugeordnet ist.
13. Verfahren zum Herstellen eines Halbleiterspeicherelementes, welches die folgenden Schritte aufweist:
- Ausbilden wenigstens eines Source- und wenigstens eines Drain-Bereichs in einem Substrat;
- Ausbilden eines von dem Substrat elektrisch isolierten Floating Gates;
- Ausbilden einer Tunnelbarrieren-Anordnung, über die dem Floating Gate elektrische Ladung zuführbar bzw. von diesem abführbar ist, wobei durch Auf- oder Entladen des Floating Gates die Leitfähigkeit eines Kanals zwischen dem Source- und dem Drain-Bereich veränderbar ist;
- wobei benachbart zur Tunnelbarrieren-Anordnung eine mit dem Source-Bereich elektrisch leitend verbundene Sourceleitung zum Steuern der Ladungstransmission der Tunnelbarrieren-Anordnung ausgebildet wird.
14. Verfahren nach Anspruch 13, wobei die Tunnelbarrieren-Anordnung als Schichtstapel mit einer abwechselnden Schichtfolge von halbleitenden und isolierenden Schichten zur Ausbildung einer Vielfachtunnelbarriere ausgebildet wird.
15. Verfahren nach Anspruch 14, wobei die Sourceleitung von dem Source-Bereich aus parallel zur Stapelrichtung des Schichtstapels der Vielfachtunnelbarriere ausgebildet wird.
16. Verfahren nach einem der Ansprüche 13 bis 15, wobei der Schritt des Ausbildens einer mit dem Source-Bereich elektrisch leitend verbundenen Sourceleitung folgende Schritte aufweist:
- Aufbringen einer ersten halbleitenden Schicht auf einer die Tunnelbarrieren-Anordnung und den Source- Bereich bedeckenden isolierenden Schicht;
- Durchführen einer gerichteten Implantation zum Dotieren des Bereichs der ersten halbleitenden Schicht, welcher auf der die Vielfachtunnelbarriere bedeckenden isolierenden Schicht aufgebracht ist;
- Freilegen des Source-Bereichs durch partielles Entfernen der den Source-Bereich bedeckenden ersten halbleitenden Schicht und der isolierenden Schicht;
- Entfernen der nicht-dotierten Bereiche der ersten halbleitenden Schicht unter partiellem Freilegen der isolierenden Schicht; und
- selektives Aufbringen einer zweiten halbleitenden Schicht auf den Source-Bereich und den dotierten Bereich der ersten halbleitenden Schicht.
17. Verfahren nach Anspruch 16, wobei die erste und zweite halbleitende Schicht aus Polysilizium und die isolierende Schicht aus Siliziumdioxid gebildet werden.
18. Verfahren zum Betreiben eines Halbleiterspeicherelementes, welches ein Substrat mit wenigstens einem darin ausgebildeten Source- und wenigstens einem darin ausgebildeten Drain-Bereich, ein von dem Substrat elektrisch isoliertes Floating Gate und eine Tunnelbarrieren-Anordnung aufweist,
wobei dem Floating Gate elektrische Ladung über die Tunnelbarrieren-Anordnung zugeführt bzw. von diesem abgeführt wird;
wobei durch Auf- oder Entladen des Floating Gates die Leitfähigkeit eines Kanals zwischen Source- und Drain-Bereich verändert wird; und
wobei die Ladungstransmission der Tunnelbarrieren- Anordnung über eine mit dem Source-Bereich elektrisch leitend verbundene Sourceleitung gesteuert wird.
19. Verfahren nach Anspruch 18, wobei zum Schreiben von Daten des Halbleiterspeicherelements
eine Spannung im Bereich von +(2-3) Volt an die Sourceleitung angelegt wird;
und eine Spannung von maximal ±1 Volt an eine Wortleitung angelegt wird, die mit der Tunnelbarrieren-Anordnung auf ihrer dem Floating Gate abgewandten Seite elektrisch verbunden ist.
20. Verfahren nach Anspruch 18 oder 19, wobei zum Lesen von Daten des Halbleiterspeicherelementes
eine Spannung im Bereich von +(0,5-1) Volt an eine mit dem Drain-Bereich elektrisch leitend verbundene Bitleitung angelegt wird;
und eine Spannung im Bereich von +(3-5) Volt an eine Wortleitung angelegt wird, die mit der Tunnelbarrieren-Anordnung auf Ihrer dem Floating Gate abgewandten Seite elektrisch verbunden ist.
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