DE102008021396A1 - Speicherzelle - Google Patents

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Abstract

Eine Speicherzelle, die ein Substrat mit einem hervorstehenden Abschnitt umfasst, wobei der hervorstehende Abschnitt eine Seitenwand und eine Unterseite, eine obere dotierte Region, die mit einer Bitleitung verbunden ist, eine untere Region, die näher bei einer Unterseite des hervorstehenden Abschnit, ein Steuerelement, das konfiguriert ist, um einen Stromfluss zwischen der unteren Region und dem Substratkontakt zu steuern, und einen Wortleitungsabschnitt, einen ersten Isolator nahe dem Wortleitungsabschnitt, ein Floating-Gate nahe dem Wortleitungsabschnitt und einen zweiten Isolator zwischen dem Floating-Gate und der Seitenwand des hervorstehenden Abschnitts aufweist, wobei der Wortleitungsabschnitt und das Floating-Gate derart angeordnet sind, dass der Kanal in dem Substrat nahe der Seitenwand zwischen der oberen dotierten Region und der unteren Region erzeugbar ist.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Speicherzelle, ein Speicherzellenarray und ein Verfahren zum Herstellen der Speicherzelle.
  • Elektrische Bauelemente, beispielsweise Sicherheitssteuerungen, Mikrosteuerungen oder Chipkarten, sind auf einem Halbleiterbauelement implementiert und weisen ein Speicherungselement auf. Herkömmliche Speicherungselemente sind z. B. nichtflüchtige Massenspeicherungselemente wie Flash-Elemente. Da Halbleiterbauelemente oft eine enorme Anzahl von Speicherungselementen oder Speicherzellen aufweisen, muss die Fläche der Speicherzelle reduziert werden, um eine wirtschaftliche Herstellung des Halbleiterbauelements durch Reduzierung der Herstellungskosten aufgrund der reduzierten Chipfläche zu ermöglichen. Aufgrund der Tatsache, dass der NVM (NVM = Non Volatile Memory = nichtflüchtiger Speicher) ein wesentlicher Verbundstoff der Chipkarte oder der Mikrosteuerung ist, ist die Verringerung der Fläche der Speicherzelle für ein Reduzieren der Chipfläche des Halbleiterbauelements von großer Bedeutung. Da die Anzahl von Speicherzellen auf einem Halbleiterbauelement ebenfalls 36 kByte, 260 kByte oder 1 MByte beträgt, ist der Speicher eines Halbleiterbauelements nicht nur ein Punkt, der während der Produktionsdefinition des Halbleiterbauelements bewertet werden muss, sondern auch ein Hauptfaktor der Herstellungskosten des Halbleiterbauelements. Die erforderliche Siliziumfläche oder Chipfläche des Speichers stellt in der Regel den Löwenanteil der Gesamtchipfläche des Halbleiterbauelements dar.
  • Eine Reduzierung oder eine Herabsetzung der erforderlichen Fläche oder Chipfläche der Speicherzelle des NVM wirkt sich abhängig von der Größe des Speichers um ein Vielfaches auf die Fläche des Chips aus, z. B. um einen Faktor von 8000000 in dem Fall eines Speichers mit einer Größe von 1 MByte. Falls das auf den NVM bezogene Segment 50% der Gesamtchipfläche aufweist, führt eine Reduzierung der Fläche der Speicherzelle um 10% zu einer Reduzierung der Gesamtchipfläche um 5%. Dies führt zu einer Reduzierung der Herstellungskosten oder der Produktionskosten um 5%. Somit ist ein neues Konzept für die Struktur einer Speicherzelle ein Hauptelement zum Reduzieren der Chipfläche und zum Herabsetzen der Herstellungskosten, wodurch ein wirtschaftlich erfolgreiches Produkt erzeugt wird.
  • Eine herkömmliche Speicherzelle weist einen oder zwei Transistoren auf. Abhängig von der Programmierung eines Transistors wird eine Schwellenspannung nach oben oder nach unten verschoben. Aufgrund des Werts der Schwellenspannung ändert ein Strom durch eine Zelle, die einen oder zwei Transistoren aufweist, seinen Wert. Die sich daraus ergebende Differenz in dem Stromfluss wird mit einem Leseverstärker erfasst und in eine Spannung umgewandelt, wobei diese Spannung zwei logische Werte, 0 oder 1, aufweist. In einer NOR-Architektur eines Speicherarrays muss jede Sourceregion und jede Drainregion von einem zugeordneten Kontakt kontaktiert werden. Diese Kontakte erfordern großzügige Siliziumflächen, was zu einem Anstieg der Herstellungskosten führt. Eine Modifizierung der Struktur einer Speicherzelle kann somit ein entscheidender Schritt zur Reduzierung der erforderlichen Chipfläche sein.
  • Es ist die Aufgabe der vorliegenden Erfindung, eine Speicherzelle, ein Speicherzellenarray und ein Verfahren zum Herstellen einer Speicherzelle mit verbesserten Charakteristika zu schaffen.
  • Diese Aufgabe wird durch eine Speicherzelle gemäß Anspruch 1, ein Speicherzellenarray gemäß Anspruch 17, 24, 25, 27 oder 28 sowie ein Verfahren gemäß Anspruch 35 gelöst.
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
  • 1a einen Grundriss eines Speicherzellenarrays, das eine Speicherzelle gemäß einem Ausführungsbeispiel der vorliegenden Erfindung aufweist, wobei vier Speicherzellen gezeigt sind;
  • 1b eine Querschnittsansicht des in 1a dargestellten Speicherzellenarrays in einer Richtung AA';
  • 2a ein Speicherzellenarray, das mehrere Speicherzellen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung aufweist;
  • 2b eine Querschnittsansicht des in 2a dargestellten Speicherzellenarrays;
  • 3 einen Grundriss eines Speicherzellenarrays, das mehrere Speicherzellen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung aufweist;
  • 4 ein Verfahren zum Herstellen einer Speicherzelle gemäß einem Ausführungsbeispiel der vorliegenden Erfindung in einem Speicherzellenarray; und
  • 5a–h schematische Ansichten des in 1b umrissenen Speicherzellenarrays während der Herstellung mittels eines Herstellungsverfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Eine Speicherzelle weist ein Substrat auf, das einen hervorstehenden Abschnitt aufweist, wobei der hervorstehende Abschnitt eine Seitenwand, eine Unterseite, eine obere dotierte Region, die mit einer Bitleitung verbunden ist, eine untere Region, die sich näher bei einer Unterseite des hervorstehen den Abschnitts als die obere Region befindet, einen Substratkontakt, ein Steuerelement zum Steuern eines Stromflusses zwischen der unteren Region des hervorstehenden Abschnitts und dem Substratkontakt, einen Wortleitungsabschnitt, einen ersten Isolator in der Nähe der Wortleitung, ein Floating-Gate (Schwebegate) in der Nähe der Wortleitung und einen zweiten Isolator zwischen dem Floating-Gate und der Seitenwand des hervorstehenden Abschnitts aufweist, wobei der Wortleitungsabschnitt und das Floating-Gate derart angeordnet sind, dass ein Kanal in dem hervorstehenden Abschnitt in der Nähe der Seitenwand des hervorstehenden Abschnitts zwischen der oberen dotierten Region des hervorstehenden Abschnitts und der unteren Region des hervorstehenden Abschnitts erzeugbar ist.
  • Abgesehen davon weist ein Verfahren zum Herstellen einer Speicherzelle ein Behandeln einer Oberfläche eines Substrats, derart, dass ein hervorstehender Abschnitt eines Substrats gebildet wird, ein Bilden einer oberen dotierten Region in dem hervorstehenden Abschnitt, wobei eine untere Region des hervorstehenden Abschnitts näher bei einer Unterseite des hervorstehenden Abschnitts ist, ein Bilden eines Substratkontakts und eines Steuerelements zum Steuern eines Stromflusses zwischen der unteren Region und dem Substratkontakt, ein Herstellen eines Wortleitungsabschnitts, eines ersten Isolators in der Nähe der Wortleitung, eines Floating-Gates in der Nähe der Wortleitung und eines zweiten Isolators zwischen dem Floating-Gate und der Seitenwand des hervorstehenden Abschnitts, derart, dass der Wortleitungsabschnitt und das Floating-Gate derart angeordnet sind, dass ein Kanal in dem hervorstehenden Abschnitt in der Nähe der Seitenwand des hervorstehenden Abschnitts zwischen der oberen dotierten Region des hervorstehenden Abschnitts und der unteren Region des hervorstehenden Abschnitts erzeugbar ist, und ein Bilden einer Bitleitung, die mit der oberen dotierten Region des hervorstehenden Abschnitts verbunden ist, auf.
  • 1a zeigt einen Grundriss eines Speicherzellenarrays 11, das mehrere Speicherzellen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, hier vier Speicherzellen 13, und mehrere Substratkontakte 15, hier vier Substratkontakte, aufweist. Das in der 1a dargestellte Speicherzellenarray ist lediglich ein Teil eines Speicherzellenarrays, das auf einem Chip wie beispielsweise einer Sicherheitssteuerung oder einer Mikrosteuerung implementiert ist.
  • Die Speicherzelle 13 weist einen hervorstehenden Abschnitt 17 und einen ersten Isolator 19, z. B. ein Tunneloxid wie beispielsweise ein Siliziumdioxid (SiO2), auf. Der erste Isolator 19 kann derart angeordnet sein, dass er den hervorstehenden Abschnitt 17 vollständig umgibt. Die Speicherzelle 13 weist ferner ein Floating-Gate 21 oder eine Floating-Gate-Region auf, das oder die derart angeordnet sein kann, dass das Floating-Gate 21 den ersten Isolator 19 vollständig umgibt. Das Floating-Gate 21 weist ein leitfähiges Material, beispielsweise einen kontinuierlichen Abschnitt eines leitfähigen Materials, auf oder kann einen kontinuierlichen Abschnitt eines Isoliermaterials mit Inseln oder Regionen eines leitfähigen Materials wie beispielsweise Polysilizium aufweisen, wobei diese Inseln durch das Isoliermaterial voneinander getrennt sind. Die Inseln aus dem leitfähigen Material können hierbei als Ladungsfallen dienen. Das Isoliermaterial kann ein Nitrid oder ein Siliziumnitrid aufweisen. Der erste Isolator 19 ist zwischen dem hervorstehenden Abschnitt 17 und dem Floating-Gate 21 angeordnet.
  • Das Floating-Gate 21 befindet sich zwischen dem ersten Isolator 19 und einem zweiten Isolator 23, wobei der zweite Isolator 23 derart angeordnet sein kann, dass er das Floating-Gate 21 vollständig umgibt. Der zweite Isolator oder die zweite Isolatorregion 23 befindet sich zwischen dem Floating-Gate 21 und einem Wortleitungsabschnitt 25. Der Wortleitungsabschnitt 25 kann derart angeordnet sein, dass er den zweiten Isolator 23 vollständig umgibt. Der Wortleitungsabschnitt 25 ist zwischen einer Isolierregion 27 und dem zweiten Isolator 23 angeordnet. Der Wortleitungsabschnitt 25 kann den zweiten Isolator 23 in der Speicherzelle 13 gemäß der vorliegenden Erfindung vollständig umgeben. Die Isolierregion 27 ist zwischen dem Wortleitungsabschnitt 25 und einem weiteren Wortleitungsabschnitt 25a einer angrenzenden Speicherzelle 13a angeordnet. In der Speicherzelle 13, 13a gemäß der vorliegenden Erfindung können der hervorstehende Abschnitt 17, der erste Isolator 19, das Floating-Gate 21, der zweite Isolator 23 oder der Wortleitungsabschnitt 25 ringförmig oder quadratisch sein, und sämtliche Elemente können bezüglich einander konzentrisch angeordnet sein.
  • Eine hier durch eine gestrichelte Linie angezeigte Bitleitung 28 erstreckt sich über die Speicherzelle 13, die angrenzende Speicherzelle 13a und weitere Speicherzellen des in 1a gezeigten Speicherzellenarrays 11.
  • In 1b ist eine Querschnittsansicht des Speicherzellenarrays 11 in einer Schnittansicht AA' umrissen. Zu sehen ist ein Substrat 29, in dem das Speicherzellenarray 11 implementiert ist. Das Substrat 29 weist die hervorstehenden Abschnitte 17 auf, wobei die hervorstehenden Abschnitte 17 aus demselben Material wie das Substrat 29 hergestellt sein können. Eine obere Region 17a des hervorstehenden Abschnitts 17 kann eine höhere Dotierungskonzentration als das Substrat 29 und somit eine höhere Leitfähigkeit als das Substrat 29 aufweisen. Die obere Region 17a des hervorstehenden Abschnitts 17 kontaktiert die Bitleitung 28. Der hervorstehende Abschnitt weist eine Unterseite 17b auf, von der der hervorstehende Abschnitt von einer unteren Substratebene hervorsteht. Die untere Region 17c des hervorstehenden Abschnitts 17 befindet sich zwischen der Unterseite 17b und der oberen Region 17a.
  • Eine Isolierschicht 31 ist zwischen der Bitleitung 28 auf der einen Seite und dem ersten Isolator 19, dem Floating-Gate 21, dem zweiten Isolator 23, dem Wortleitungsabschnitt 25 oder der Isolierregion 27 auf der anderen Seite angeordnet. Wie es in 1b gezeigt ist, kann die Isolierschicht 31 derart angeordnet sein, dass sie den ersten Isolator 19, das Floating-Gate 21, den zweiten Isolator 23, den Wortleitungsabschnitt 25 oder die Isolierregion 27 bedeckt. Abgesehen davon kann die Isolierschicht 31 derart angeordnet sein, dass sie mit einer oberen Oberfläche der oberen Region 17a in dem hervorstehenden Abschnitt 17 bündig ist. Die so implementierte Isolierschicht 31 kann in einem Hohlraum in der Struktur unter der Bitleitung 28 gebildet sein. Die Isolierschicht 31 kann beispielsweise ein Nitrid aufweisen. Der hervorstehende Abschnitt 17, der erste Isolator 19, das Floating-Gate 21, der zweite Isolator 23, der Wortleitungsabschnitt 25 und die Isolierregion 27 können sich von einer Oberfläche der Isolierschicht 31, die dem Substrat 29 zugewandt ist, in das Substrat 29 erstrecken. Die Schichten können derart angeordnet sein, wie es in 1b gezeigt ist, dass sie sich in einer zu einer Oberfläche des Chips, in dem das Speicherzellenarray 11 implementiert ist, vertikalen Richtung erstrecken. Der erste Isolator 19 kann an die Seitenwand des hervorstehenden Abschnitts 17 angrenzen und sich in einer zu der Chipoberfläche vertikalen Richtung zu der Unterseite des hervorstehenden Abschnitts 17 erstrecken, wobei die Unterseite des hervorstehenden Abschnitts 17 auf einem Ende des hervorstehenden Abschnitts 17 angeordnet ist, das von dem Ende des hervorstehenden Abschnitts 17, an das die obere Region 17a angrenzt, abgewandt ist.
  • Ein Steuerelement 33 ist auf einer Region des ersten Isolators 19 gebildet, derart, dass die Region des kontinuierlichen ersten Isolators 19 zwischen dem Steuerelement 33 und dem Substrat 29 angeordnet ist. Das Steuerelement 33 ist somit durch den kontinuierlichen Isolator 19 von dem Substrat 29 getrennt. Wie es in 1b gezeigt ist, können die Region des ersten Isolators 19, die zwischen dem hervorstehenden Abschnitt 17 und dem Floating-Gate 21 angeordnet ist, und die Region des ersten Isolators 19, die zwischen den Steuerelementen 33, 33a und dem Substrat 29 angeordnet ist, in einer kontinuierlichen Schicht implementiert sein. Die kontinuierliche Schicht oder der erste Isolator 19 kann ein Siliziumoxid aufweisen.
  • Ein weiterer Isolierabschnitt 37 ist zwischen dem Wortleitungsabschnitt 25 und dem Steuerelement 33 angeordnet. Somit ist das Steuerelement 33 von dem Wortleitungsabschnitt 25 getrennt. Wie es in 1b gezeigt ist, können der weitere Isolierabschnitt 37 und der zweite Isolator 22 in einer kontinuierlichen Schicht eines Isoliermaterials, beispielsweise eines Siliziumnitrids oder eines ONO-Materials (ONO = Oxid-Nitrid-Oxid), implementiert sein. Die Isolierregion 27 ist zwischen dem Wortleitungsabschnitt 25 und dem Wortleitungsabschnitt 25a der angrenzenden Speicherzelle 13a angeordnet, so dass der Wortleitungsabschnitt 25 von dem Wortleitungsabschnitt 25a der angrenzenden Speicherzelle 13a getrennt ist. Die Substratkontakte 15 werden auf dem Substrat 29 erzeugt und können sich in einer zu einer Oberfläche der Chipfläche vertikalen Richtung erstrecken. Das Speicherzellenarray 11 kann derart angeordnet sein, dass die Speicherzelle 13 oder die angrenzende Speicherzelle 13a zwischen den Substratkontakten 15 angeordnet ist.
  • Abhängig von einem Potential des Steuerelements 33, das aus einem leitfähigen Material wie beispielsweise einem Metall oder einem Polysilizium bestehen kann, kann ein leitfähiger Kanal zwischen dem Substratkontakt 15 und einer unteren Region des hervorstehenden Abschnitts 17 erzeugt werden, so dass Ladungsträger von dem Substratkontakt 15 zu dem hervorstehenden Abschnitt 17 oder umgekehrt fließen können. Das Potential des Steuerelements 33 kann durch eine Spannung zwischen dem Substrat 29 und dem Steuerelement 33 eingestellt werden. Das Steuerelement 33 und ein Steuerelement 33a der angrenzenden Speicherzelle 13a können elektrisch verbunden sein, derart, dass, wenn eine geeignete Spannung zwischen die Steuerelemente 33, 33a und das Substrat 29 angelegt wird, ein leitfähiger Kanal zwischen den unteren Regionen der mehreren hervorstehenden Abschnitte 17 und dem Substratkontakt 15 erzeugt wird. Gleichzeitig können die Steuerelemente 33, 33a einer Spalte der Speicherzellen 13, 13a alle elektrisch miteinander verbunden sein, so dass ein leitfähiger Kanal zwischen den unteren Regionen sämtlicher Speicherzellen 13, 13a einer Spalte und den Substratkontakten 15 parallel oder gleichzeitig erzeugt werden kann, wenn eine geeignete Spannung zwischen den Steuerelementen 33, 33a auf der einen Seite und dem Substrat 29 auf der anderen Seite angelegt wird. Zusätzlich können sämtliche Steuerelemente 33, 33a einer Zeile, einer Spalte, einer Bank oder des gesamten Speicherzellenarrays 11 in einer kontinuierlichen Schicht implementiert sein, die sich über die mit denselben in Beziehung stehenden Speicherzellen 13, 13a erstreckt, wobei die hervorstehenden Abschnitte 17 die kontinuierliche Schicht durchbohren oder sich über dieselbe erstrecken können. Die so implementierte kontinuierliche Schicht kann beispielsweise als eine große Gateelektrode eines derart implementierten Transistors, der einen Stromfluss zwischen den hervorstehenden Abschnitten 17 aller Speicherzellen 13, 13a und den Substratkontakten 15 steuert, dienen. Der derart implementierte Transistor weist eine große kontinuierliche Gateelektrode auf, die lediglich durch die durch die hervorstehenden Abschnitte 17 gebildeten Ausnehmungen in der kontinuierlichen Schicht unterbrochen oder perforiert ist.
  • Eine Konzentration von Ladungsträgern in dem hervorstehenden Abschnitt 17 in einem Bereich zwischen der unteren Region 17c und der oberen Region 17a kann durch eine Konzentration von Ladungsträgern auf dem Floating-Gate 21 oder durch ein an den Wortleitungsabschnitt 25 angelegtes Potential eingestellt werden. Somit kann die Leitfähigkeit des Bereichs zwischen der oberen Region 17a und der unteren Region 17c des hervorstehenden Abschnitts 17 durch ein Potential des Wortleitungsabschnitts 25, der als ein Steuergate dient, oder durch die Ladungskonzentration auf dem Floating-Gate 21 gesteuert werden.
  • Folglich können in einer Speicherzelle gemäß der vorliegenden Erfindung der Aufbau und die Struktur der Speicherzelle derart ausgewählt werden, dass die Konzentration von Elektronen auf einem Floating-Gate und das Potential der Wortleitung eingestellt werden können, um die Konzentration von Löchern in dem hervorstehenden Abschnitt 17 zu beeinflussen. Da die Konzentration von Löchern in dem hervorstehenden Abschnitt 17 durch die Konzentration von Ladungsträgern auf dem Floating-Gate 21 und das Potential des Wortleitungsabschnitts 25 gesteuert werden kann, können beide Werte so eingestellt werden, dass die Konzentration von Ladungsträgern oder Löchern in dem hervorstehenden Abschnitt 17 eine zugeordnete Schwelle überschreitet. Ein mit der Bitleitung 28 in Reihe geschalteter Leseverstärker kann diesen Effekt, dass die Konzentration von Ladungsträgern in dem hervorstehenden Abschnitt 17 diese Schwelle überschreitet, erfassen und diesen Zustand als einen logischen Wert 0 oder 1 erfassen.
  • Da die Konzentration von Ladungsträgern in dem hervorstehenden Abschnitt 17 von dem Potential des Wortleitungsabschnitts abhängt, kann eine der Speicherzellen 13, 13a durch Einstellen des Potentials des entsprechenden Wortleitungsabschnitts 25, 25a ausgewählt werden, während die Potentiale der anderen Wortleitungsabschnitte 25, 25a, die derselben Bitleitung 28 zugeordnet sind, auf einem unterschiedlichen Niveau des Potentials verbleiben. Folglich wird abhängig von der Konzentration der Ladungsträger auf dem Floating-Gate 21 der ausgewählten Speicherzelle 13, 13a der Inhalt der Speicherzelle gelesen und als eine logische 0 oder eine logische 1 identifiziert.
  • Beim Programmieren der Speicherzellen 13, 13a wird das Potential des Steuerelements 33 oder der Steuerelemente 33, 33a derart eingestellt, dass der Substratkontakt 25 von der unteren Region des hervorstehenden Abschnitts 17 isoliert ist, so dass kein leitfähiger Kanal zwischen der unteren Region des hervorstehenden Abschnitts 17 und dem Substratkontakt 25 erzeugt wird. Die Spannung zwischen der Bitleitung 28 und dem Wortleitungsabschnitt 25, 25a kann so eingestellt sein, dass die Elektronen über den ersten Isolator 19 tunneln und sich auf dem Floating-Gate 21 akkumulieren können. Somit kann der Inhalt der Speicherzelle 13, 13a bei Programmierung der Speicherzelle 13, 13a durch die Spannung zwischen dem Wortleitungsabschnitt 25, 25a und der Bitleitung 28 eingerichtet werden. Somit ist die Tatsache, ob die Speicherzelle 13, 13a nach dem Programmieren einen logischen Wert von 0 oder einen logischen Wert von 1 speichert, durch die Spannung zwischen dem Wortleitungsabschnitt 25, 25a und der Bitleitung 28 definiert.
  • Der Bereich zwischen der oberen Region 17a des hervorstehenden Abschnitts 17 und der unteren Region des hervorstehenden Abschnitts 17 dient als eine aktive Fläche eines Transistors, dessen Leitfähigkeit durch die Konzentration von Ladungsträgern auf dem Floating-Gate 21 und das Potential des Wortleitungsabschnitts 25 gesteuert wird. Der Bereich zwischen dem Substratkontakt 15 und der unteren Region des hervorstehenden Abschnitts 17 dient als eine aktive Fläche eines Auswahltransistors, dessen Leitfähigkeit durch das Potential des Steuerelements 33 eingestellt wird.
  • Mit anderen Worten weist das Speicherzellenarray 11 die Speicherzellen 13, 13a, hier die Flash-Zellen, die vertikal zu einer Oberfläche des Chips angeordnet sind, auf. Jede Flash-Zelle kann aus zwei in Reihe geschalteten vertikal angeordneten Transistoren gebildet sein. Verglichen mit einer Flash-Zelle mit einem lateral angeordneten Transistor kann hier eine Reduzierung der Chipfläche erzielt werden. Der obere Transistor, der die obere Region 17a, einen Bereich des hervorstehenden Abschnitts 17 zwischen der unteren Region 17c und der oberen Region 17a, das Floating-Gate 21 und den Wortleitungsabschnitt 15 aufweist, dient als die eigentliche Speicherzelle, wobei eine Drainregion des Transistors mit der Bitleitung 28 verbunden ist. Der Bereich in dem Substrat 29 zwischen dem Substratkontakt 25 und der aktiven Fläche des eigentlichen Speicherzellentransistors dient als die aktive Fläche eines Auswahltransistors, dessen Leitfähigkeit durch ein an das Steuerelement 33 angelegtes Potential gesteuert wird. Ein positiver Ladungsträger kann sich somit von der Bitleitung 28 zu dem Substrat 29 bewegen, wenn beide Transistoren, der Speicherzellentransistor und der Auswahltransistor, aktiviert sind. Wie bereits im Vorhergehenden erwähnt, ist der Speicherzellentransistor aktiviert, wenn die Konzentration von Ladungsträgern auf dem Floating-Gate 21 und das Potential, das an den Wortleitungsabschnitt 25, 25a angelegt ist, eine zugeordnete Schwelle überschreiten.
  • Der Sourcekontakt des Auswahltransistors kann durch Herstellen einer erhöhten p-Dotierungskonzentration in einem Bereich des Substrats, der an den Substratkontakt angrenzt, implementiert werden. Die Gates aller Auswahltransistoren oder der unteren Transistoren können parallel geschaltet sein, derart, dass eine an ein Gate oder einen Gateleiter angelegte Spannung alle Auswahltransistoren aller einer Bitleitung zugeordneten Speicherzellen aktivieren kann.
  • Bei einem weiteren Speicherzellenarray, das eine Mehrzahl von Speicherzellen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung aufweist, können die Steuerelemente oder Gates der Auswahltransistoren parallel geschaltet sein, derart, dass ein Sektor, eine Bank oder ein vollständiges Array gleichzeitig oder parallel ausgewählt werden kann. Abhängig von der Aktivierung einer Wortleitung oder eines Wortleitungsabschnitts kann eine zugeordnete Speicherzelle des Sektors, der Bank oder des Arrays über die Bitleitung 28 gelesen werden.
  • Wie bereits im Vorhergehenden erläutert, sind beim Programmieren der Zelle die Auswahltransistoren gesperrt und die unteren Regionen der hervorstehenden Abschnitte 17 sind von den Substratkontakten 15 isoliert. Während des Programmierens definieren das Potential der Bitleitung oder der Wert der Spannung zwischen dem Substrat 29 und der Bitleitung 28 die Spannung zwischen dem Floating-Gate 21 und dem hervorstehenden Abschnitt 17 und somit den Inhalt der Speicherzelle 13. Wenn die Spannung zwischen dem Floating-Gate 21 und dem hervorstehenden Abschnitt 17 einen zugeordneten Wert überschreitet, können die Elektronen durch den ersten Isolator 19 oder das Tunneloxid tunneln.
  • Um zu veranlassen, dass die Elektronen durch den ersten Isolator 19 tunneln, wird eine positive Spannung zwischen den Wortleitungsabschnitt 25 und die Bitleitung 28 angelegt, wobei der Wortleitungsabschnitt 25 bezüglich der Bitleitung 28 ein positives Potential aufweist. Beim Programmieren der Flash-Zelle übersteigt somit die Spannung zwischen dem Wortleitungsabschnitt 25 und der Bitleitung 28 entweder einen zugeordneten Wert und veranlasst, dass die Elektronen durch den ersten Isolator 19 tunneln, oder überschreitet einen zugeordneten Wert nicht, so dass die Elektronen nicht durch den ersten Isolator 19 tunneln. Beim Programmieren der Speicherzelle 13 befindet sich die Speicherzelle 13 in einem leitfähigen Zustand, so dass ein leitfähiger Kanal zwischen der oberen Region 17a und der unteren Region des hervorstehenden Abschnitts 17 erzeugt wird.
  • Im Gegensatz zum Programmieren der Speicherzelle 13 durch Anlegen einer positiven Spannung oder eines positiven Potentials an den Wortleitungsabschnitt 25 oder das Steuergate kann die Speicherzelle 13 durch Anlegen einer negativen Spannung oder eines negativen Potentials an den Wortleitungsabschnitt 25 oder das Steuergate des Speicherzellentransistors und Veranlassen, dass sich die Elektronen von dem Floating-Gate oder dem zweiten Isolator 23 zu dem hervorstehenden Abschnitt 17 bewegen, gelöscht werden. Beim Löschen der Speicherzelle 13 tunneln die Elektronen somit in einer Richtung durch den ersten Isolator 19, die zu der Richtung beim Programmieren der Speicherzelle 13 entgegengesetzt ist. Bei einer Betriebsart kann ein Potential, das an die Bitleitung angelegt wird, oder eine Spannung, die zwischen das Substrat 29 und die Bitleitung 28 angelegt wird und niedriger als die Programmierspannung ist, dank des Fouler-Nordheim-Effekts die Elektronen daran hindern, durch den ersten Isolator 19 zu tunneln, und somit ein Programmieren der Speicherzelle 13 verhindern. In diesem Fall kann die angelegte Spannung geringfügig niedriger als die Programmierspannung sein, so dass die Spannung z. B. in einem Bereich zwischen 0,5 Volt und 1,5 Volt unter der Programmierspannung liegt. Eine Voraussetzung für die stabile Spannung auf dem ersten Isolator 19 oder dem Tunneloxid ist, dass der Auswahltransistor nahe der Unterseite des hervorstehenden Abschnitts oder nahe der unteren Region 17c des hervorstehenden Abschnitts 17 nicht gesperrt oder abgeschaltet ist.
  • Da die Struktur der Speicherzelle 13 aus dem Speichertransistor, der den erschöpften Körper oder den hervorstehenden Abschnitt 17 aufweist, und dem Auswahltransistor besteht, wobei ein Strom in einem Ein-Zustand dieses Transistors in der vertikalen Richtung durch den Speichertransistor fließt und der Strom in der vertikalen oder der lateralen Richtung durch den Auswahltransistor fließt (möglicherweise ein Stromfluss in Form einer U-Kurve), kann die erforderliche Chipfläche verglichen mit herkömmlichen Speicherzellen reduziert werden. Der Auswahltransistor kann eine Mehrzahl der Steuerelemente 33, 33a aufweisen, die über mehrere Speicherzellen 13, 13a verteilt sind, wobei während einer Lesebetriebsart sämtliche Auswahltransistoren gleichzeitig eingeschaltet sind. Da sich die aktive Fläche der Transistoren der Speicherzelle in einer vertikalen Richtung senkrecht zu einer Oberfläche des Chips erstrecken kann und sich die aktive Fläche des Auswahltransistors zumindest teilweise in einer vertikalen Richtung erstrecken kann, kann eine Speicherzelle gemäß einem Ausführungsbeispiel der vorliegenden Erfindung verglichen mit herkömmlichen Speicherzellen eine kleinere Chipfläche aufweisen.
  • Da sich das Floating-Gate der Speicherzelle 13, 13a gemäß einem Ausführungsbeispiel der vorliegenden Erfindung in einer zu der Oberfläche des Chips vertikalen Richtung erstrecken kann, kann eine Zelle mit mehreren Ebenen mit einer Speicherungskapazität von mehr als einem Bit oder sogar mehr als zwei Bits in ähnlicher Weise implementiert werden, und der Wirkungsgrad der Speicherzellen gemäß der vorliegenden Erfindung kann verglichen mit einer herkömmlichen Speicherzelle hoch sein. Aufgrund der Tatsache, dass die Anzahl von in einer Speicherzelle gespeicherten Bits erhöht werden kann, kann die für ein Speicherbauelement mit einer zugeordneten Speicherungskapazität erforderliche Chipfläche reduziert werden, wodurch dann die Herstellungskosten für einen Chip, der eine derartige Speicherung aufweist, herabgesetzt werden können. Da die Speicherzelle 13 gemäß der vorliegenden Erfindung in dem Substrat 29 derart implementiert werden kann, dass die Speicherzelle 13 eine vertikale Erstreckung aufweist, die mehr als dreimal höher als eine laterale Erstreckung in der zu der Oberfläche des Chips parallelen Richtung ist, kann die laterale Erstreckung der Speicherzelle 13 reduziert werden, während die Speicherungskapazität der Speicherzelle oder die Menge an Ladungsträgern, die auf dem Floating-Gate gespeichert werden kann, auf einem hohen Niveau gehalten werden kann. Folglich kann die Speicherungskapazität der Speicherzelle 13, 13a auf einem konstanten Niveau gehalten werden, während die in dem Chip implementierte elektrische Schaltung geschrumpft wird.
  • Abgesehen davon wird die elektrische Kopplung oder die Beanspruchung der angrenzenden Speicherzellen 13, 13a verringert, da jede der Speicherzellen 13, 13a ihren eigenen Wortleitungsabschnitt 25, 25a aufweist. So werden verglichen mit einem herkömmlichen Speicherzellenarray jegliche störenden Effekte auf die angrenzende Speicherzelle 13a beim Programmieren oder Löschen der Speicherzelle 13 gemäß der vorliegenden Erfindung in dem Speicherzellenarray 11 verringert. Aufgrund der Struktur der Speicherzelle 13 gemäß der vorliegenden Erfindung kann das Programmieren oder Löschen des Inhalts der Speicherzelle sehr effizient durchgeführt werden, da die Feldleitungen des elektrischen Feldes in dem Kanal des Zellentransistors oder des hervorstehenden Abschnitts 17 zusammenlaufen, wodurch der Tunnelungseffekt intensiviert wird. Da jede der Speicherzellen 13 in dem Speicherzellenarray 11 über die Bitleitung 28 kontaktiert werden kann, während das Floating-Gate 21 und der Wortleitungsabschnitt 25 durch die Isolierschicht 31 von der Bitleitung 28 isoliert sind, kann eine elektrische Verbindung mit der Speicherzelle 13 gemäß der vorliegenden Erfindung auf einfache Weise hergestellt oder bearbeitet werden, was die Herstellungskosten eines Chips, der die Speicherzelle 13 aufweist, weiter verringert.
  • Ein weiteres Speicherzellenarray 51 gemäß der vorliegenden Erfindung ist in 2a dargestellt, wobei das Speicherzellenarray 51 eine Speicherzelle 53 gemäß der vorliegenden Erfindung aufweist. Das Speicherzellenarray 51 weist einen ersten Wortleitungsstreifen 55a und einen zweiten Wortleitungsstreifen 55b auf, wobei der erste Wortleitungsstreifen 55a und der zweite Wortleitungsstreifen 55b derselben Zeile der Speicherzellen 53 zugeordnet sind. Das Speicherzellenarray 51 weist ferner einen ersten Wortleitungsstreifen 57a einer weiteren Zeile der Speicherzellen 53 und einen zweiten Wortleitungsstreifen 57b einer weiteren Zeile der Speicherzellen 53 auf. 2a stellt lediglich einen Teil des Speicherzellenarrays 51 dar, wobei eine Mehrzahl von weiteren Zeilen in dem Speicherzellenarray 51 angeordnet sein kann. Ein hervorstehender Streifen 59a und ein hervorstehender Streifen 59b, die der weiteren Zeile zugeordnet sind, stehen beide von einem Substrat vor und können dasselbe Material wie das Substrat aufweisen. Der hervorstehende Streifen 59a ist zwischen dem ersten Wortleitungsstreifen 55a und dem zweiten Wortleitungsstreifen 55b angeordnet, wohingegen der hervorstehende Streifen 59b der weiteren Zeile zwischen dem ersten Wortleitungsstreifen 57a der weiteren Zeile und dem zweiten Wortleitungsstreifen 57b der weiteren Zeile angeordnet ist.
  • Ein erster Isolatorstreifen 61 ist auf beiden Seiten der hervorstehenden Streifen 59a, 59b zwischen Floating-Gate-Streifen 63 und den hervorstehenden Streifen 59a, 59b angeordnet. Der Floating-Gate-Streifen 63 weist Floating-Gate-Regionen 63a und Isoliersegmente 63b auf. Die Isoliersegmente 63b sind zwischen der Floating-Gate-Region 63a der Speicherzellen 53 einer ersten Spalte und einer Floating-Gate-Region einer zweiten Spalte der Speicherzellen 53 angeordnet. Zweite Isolatorstreifen 65 sind zwischen den Floating-Gate-Streifen 63 und den Wortleitungsstreifen 55a, 55b, 57a, 57b angeordnet.
  • Eine Bitleitung 67, von der ein Teil in 2a gezeigt ist, erstreckt sich über die Speicherzellen 53 der Spalte. Jede Speicherzelle 53 ist über eine obere dotierte Region 69 in den hervorstehenden Streifen 59 mit der Bitleitung 67 elektrisch verbunden. Somit sind die Speicherzellen 53 einer Spalte durch die Bitleitung 67 miteinander verbunden. Die Wortleitungsstreifen 55a, 55b, 57a, 57b sind durch eine in 2a nicht gezeigte Isolierschicht von der Bitleitung 67 isoliert. Wie anhand von 2a zu sehen ist, befindet sich eine Gruppe von Speicherzellen 53 zwischen zwei Substratkontakten 71. Ein Zellenisolatorstreifen 68 ist zwischen den Wortleitungsstreifen 55b, 57a angeordnet, wobei der Zellenisolatorstreifen 68 die Speicherzellen 53 der zwei angrenzenden Zeilen trennt.
  • 2b stellt eine Querschnittsansicht der Struktur des Speicherzellenarrays 51 dar. Zusätzlich zu den bei der Beschreibung der 2a bereits erläuterten Elementen ist in
  • 2b zu sehen, dass zwischen den hervorstehenden Streifen 59a, 59b eine Region des ersten Isolatorstreifens 61 und eine obere Isolierschicht 75 angeordnet sind. Die obere Isolierschicht 75 kann auch streifenförmig sein und im Wesentlichen parallel zu den Wortleitungsstreifen 55b, 57a angeordnet sein. Eine Steuerelektrode 77 ist zwischen der Region des ersten Isolatorstreifens 61 und der oberen Isolierschicht 75 angeordnet. Die Steuerelektrode 77 kann auch streifenförmig sein und im Wesentlichen parallel zu den Wortleitungsstreifen 55b, 57a angeordnet sein. Die Region des ersten Isolatorstreifens 61 ist zwischen der Steuerelektrode 77 und einem Substrat 79 angeordnet. Die Steuerelektrode 77 kann aus einem leitfähigen Material wie beispielsweise einem Metall oder einem Polysilizium bestehen. Die obere Isolierschicht 75 ist zwischen den Wortleitungsstreifen 55b, 57a auf der einen Seite und der Steuerelektrode 77 angeordnet.
  • Die Speicherzelle 53 gemäß der vorliegenden Erfindung ist in jedem Bereich der hervorstehenden Streifen 59a, 59b zwischen zwei einander zugewandten Floating-Gate-Regionen 63a gebildet, wobei jede der beiden Floating-Gate-Regionen 63a an die ersten Isolatorstreifen 61, die zwischen den beiden Floating-Gate-Abschnitten 63a der Speicherzelle 53 angeordnet sind, angrenzen kann.
  • Die Funktionalität der Speicherzelle 53 kann von der Beschreibung der Funktionalität der Speicherzellen 13 in dem Speicherzellenarray 11, wie es in 1a–b umrissen ist, abweichend sein. Die Konzentration der Ladungsträger in dem Bereich des hervorstehenden Streifens 59a, 59b, der den Speicherzellen 53 zugeordnet ist, hängt von einem Potential, das an die Wortleitungsstreifen 55a, 55b, 57a, 57b, die jeweils den Speicherzellen 53 zugeordnet sind, angelegt wird, und der Konzentration von Ladungsträgern in den Floating-Gate-Regionen 63a, die der Speicherzelle 53 zugeordnet sind, ab. Abgesehen davon kann ein Leitungskanal zwischen dem Substratkontakt 71 und einer unteren Region des entsprechen den Bereichs des hervorstehenden Streifens 59 durch ein entsprechendes Potential, das an die Steuerelektrode 77 angelegt wird, erzeugt werden. Somit weist die Speicherzelle 53 ebenso wie die Speicherzelle 13 in dem im Vorhergehenden erläuterten Speicherzellenarray 11 eine Zwei-Transistor-Struktur auf, wobei eine Region des Substrats 79 nahe der Steuerelektrode 77 eine aktive Fläche eines Auswahltransistors bildet und der Bereich in dem hervorstehenden Streifen 59 die aktive Fläche eines Speichertransistors bildet. Die Steuerelektroden 77 des Speicherzellenarrays 51 können parallel geschaltet sein, so dass sämtliche Auswahltransistoren des Speicherzellenarrays 51 gleichzeitig ein- oder ausgeschaltet werden können.
  • Aufgrund der symmetrischen Struktur der Speicherzelle 53, die beide Floating-Gate-Abschnitte 63 auf gegenüberliegenden Seiten des Bereichs des hervorstehenden Streifens 59 aufweist, kann eine hohe Konzentration von Feldleitungen, die durch beide Floating-Gate-Abschnitte 63a erzeugt werden, erzielt werden.
  • Eine weitere Struktur eines Speicherzellenarrays 91, das eine Speicherzelle 93 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung aufweist, ist in 3 dargestellt. Nachfolgend sind Elemente mit derselben Funktionalität wie die Elemente in dem Speicherzellenarray 51 mit denselben Bezugszeichen bezeichnet. Abgesehen davon ist die nachfolgende Beschreibung der Struktur und der Funktionalität des Speicherzellenarrays 91 und der Speicherzellen 93 auf die Unterschiede zu dem Speicherzellenarray 51 in der Struktur und der Funktionalität beschränkt.
  • Im Gegensatz zu dem Speicherzellenarray 51 weist jede der Speicherzellen 93 nur einen Floating-Gate-Abschnitt 63a auf, da entweder die ersten Isolatorstreifen 61, der Floating-Gate-Streifen 63 oder der zweite Isolatorstreifen 65 bezogen auf jeden hervorstehenden Streifen 59a, 59b weggelassen ist, so dass die Struktur, wie sie in 3 gezeigt ist, erzeugt wird. Um den Bereich der hervorstehenden Streifen 59a, 59b, die den Speicherzellen 93 zugeordnet sind, vor den störenden Effekten des Wortleitungsstreifens 57a der angrenzenden Speicherzelle 53 abzuschirmen, kann der Zellenisolatorstreifen 68 in dem Speicherzellenarray 91 eine höhere Breite w als der Zellenisolatorstreifen 68 in dem Speicherzellenarray 51 aufweisen.
  • Die Speicherzellenarrays 11, 51, 91, die im Vorhergehenden umrissen sind, können durch ein in 4 gezeigtes Herstellungsverfahren hergestellt werden. In einem Schritt S11 wird eine Oberfläche eines Substrats behandelt, so dass ein hervorstehender Abschnitt des Substrats gebildet wird. Die hervorstehenden Abschnitte des Substrats können durch Entfernen des den hervorstehenden Abschnitt umgebenden Substratmaterials hergestellt werden, so dass ein nadelförmiger Teil des Substrats von dem verbleibenden Substratmaterial vorsteht. In einem nachfolgenden Schritt S13 wird eine obere dotierte Region in dem hervorstehenden Abschnitt des Substrats hergestellt oder gebildet, wobei die obere dotierte Region an einem Ende des hervorstehenden Abschnitts angeordnet ist, das von einem Ende an der Unterseite des hervorstehenden Abschnitts, an dem die untere Region angeordnet ist, abgewandt ist.
  • In einem nachfolgenden Schritt S15 wird ein Substratkontakt hergestellt oder gebildet, und ein Steuerelement wird hergestellt oder gebildet, wobei das Steuerelement zum Steuern eines Stromflusses zwischen der unteren Region und dem Substratkontakt dient, wenn die Speicherzelle, die durch das Herstellungsverfahren gemäß der vorliegenden Erfindung herzustellen ist, betrieben wird. Danach werden ein Wortleitungsabschnitt, der erste Isolator in der Nähe des Wortleitungsabschnitts, ein Floating-Gate in der Nähe des Wortleitungsabschnitts und ein zweiter Isolator, der zwischen dem Floating-Gate und einer Seitenwand des hervorstehenden Abschnitts angeordnet ist, in einem Schritt S17 hergestellt, so dass der Wortleitungsabschnitt und das Floating-Gate derart angeordnet sind, dass ein Kanal in dem hervorstehenden Abschnitt des Substrats in der Nähe der Seitenwand zwischen der oberen dotierten Region und der unteren Region erzeugbar ist. In einem Schritt S19 wird dann eine Bitleitung gebildet, die mit der oberen dotierten Region der Speicherzelle 13 verbunden ist. Die Bitleitung dient zum Kontaktieren der Speicherzelle, wie im Vorhergehenden bereits erläutert wurde.
  • Zusätzlich zu den im Vorhergehenden erwähnten Schritten kann ein Isolierabschnitt hergestellt werden, der den Wortleitungsabschnitt oder das Floating-Gate bedeckt, um die Bitleitung von dem Wortleitungsabschnitt oder dem Floating-Gate zu isolieren.
  • Nachfolgend ist ein weiteres Verfahren zum Herstellen der Speicherzellenarrays 11, 51, 91 in den schematischen Ansichten der 5a–h dargestellt. Zuerst wird ein Substrat 101 an seiner Oberfläche behandelt, um einen hervorstehenden Abschnitt 103 oder eine Mehrzahl von hervorstehenden Abschnitten 103 herzustellen. Die Oberfläche kann z. B. durch einen sogenannten STI-Prozess (STI = Shallow Trench Insulation = Flachgrabenisolierung) behandelt werden, wobei ein selektives Ätzen in einem photolithographischen Strukturierungsverfahren durchgeführt werden kann. Da eine Tiefe der herzustellenden Speicherzelle in einem Bereich von 1 μm liegt, wird ein modifizierter STI-Prozess angewendet, der zu einer höheren Bearbeitungstiefe führt. Danach wird eine erste Isolierschicht 105 auf das Substrat 101 aufgebracht, wobei die Isolierschicht 105 die Oberfläche des Substrats 101 einschließlich der Seitenwand und der Oberfläche des hervorstehenden Abschnitts 103 bedeckt. Die Isolierschicht 105 kann beispielsweise ein Oxidmaterial wie z. B. ein Siliziumoxid aufweisen. Auf diese Weise wird eine Anordnung, wie sie in 5a gezeigt ist, hergestellt.
  • Nachfolgend wird eine Schicht 107 aus einem leitfähigen Material so auf die erste Isolierschicht 105 aufgebracht, dass die Schicht 107 die Seitenwand des hervorstehenden Abschnitts 103 nicht bedeckt. Die Aufbringung der Schicht 107 aus dem leitfähigen Material dient zum Herstellen des Gates des Auswahltransistors oder untersten Transistors in den Speicherzellen 13, 53, 93 gemäß der vorliegenden Erfindung.
  • Danach wird eine zweite Isolierschicht 109, die z. B. ein Nitrid wie beispielsweise ein Siliziumnitrid aufweisen kann, auf eine Oberfläche der Schicht 107, die von dem Substrat 101 abgewandt ist, aufgebracht. Die zweite Isolierschicht 109 kann derart aufgebracht werden, dass sie die Seitenwand des hervorstehenden Abschnitts 103 nicht bedeckt. Die zweite Isolierschicht 109 dient zum Trennen des Gates des untersten Transistors, der in der Schicht 107 implementiert ist, von einem Floating-Gate, das in einem späteren Schritt des Herstellungsverfahrens gemäß der vorliegenden Erfindung herzustellen ist. Eine Anordnung, wie sie in 5b gezeigt ist, wird so hergestellt.
  • Eine zweite Schicht 111 aus einem leitfähigen Material wird anschließend auf der ersten Isolierschicht 105 auf den Seitenwänden des hervorstehenden Abschnitts 103 und auf einer Oberfläche der zweiten Isolierschicht 109 gebildet. Die zweite Schicht 111 des leitfähigen Materials wird auf eine Oberfläche der Schicht 107, die von dem hervorstehenden Abschnitt 103 abgewandt ist, und auf eine Oberfläche der zweiten Isolierschicht 109, die von dem Substrat 101 abgewandt ist, aufgebracht. Die zweite Schicht 111 kann derart aufgebracht werden, dass eine kontinuierliche Schicht, die sich über einen Abschnitt der ersten Isolierschicht 105 und die zweite Isolierschicht 109 erstreckt, gebildet wird. Das leitfähige Material der Schicht 111 kann beispielsweise ein Polysilizium aufweisen. Eine Anordnung, wie sie in 5c gezeigt ist, wird so hergestellt.
  • Anschließend werden ein Abschnitt oder mehrere Abschnitte der zweiten Schicht 111 des leitfähigen Materials entfernt, um eine Anordnung herzustellen, wie sie in 5d gezeigt ist. Das selektive Entfernen der zweiten Schicht 111 des leitfähigen Materials kann z. B. durch einen anisotropen Polyausnehmungsätzprozess durchgeführt werden, wenn das leitfähige Material ein Polysilizium aufweist. Die so verbleibenden Abschnitte der zweiten Schicht 111 des leitfähigen Materials dienen als ein Floating-Gate oder Floating-Gate-Abschnitte in den Speicherzellen 13, 53, 93.
  • Anschließend wird eine dritte Isolierschicht 113 auf die in 5d gezeigte Anordnung aufgebracht, so dass sie die Oberfläche der zweiten Isolierschicht 109, die von dem Substrat 101 abgewandt ist, und eine Oberfläche der zweiten Schicht 111, die von dem hervorstehenden Abschnitt 103 abgewandt ist, bedeckt. Die dritte Isolierschicht 113 kann beispielsweise ein ONO-Material aufweisen. Eine dritte Schicht 115 eines leitfähigen Materials wird anschließend auf die dritte Isolierschicht 113 aufgebracht, wobei die dritte Schicht 115 des leitfähigen Materials ein Metallmaterial oder ein Polysiliziummaterial aufweisen kann. Eine Anordnung, wie sie in 5e gezeigt ist, wird so hergestellt.
  • Danach wird eine Oberfläche der dritten Schicht 115 des leitfähigen Materials strukturiert, beispielsweise mit Hilfe eines photolithographischen Prozesses und eines nachfolgenden selektiven Ätzprozesses, derart, dass eine Ausnehmung in der dritten Schicht 115 des leitfähigen Materials gebildet wird. Die so gebildete Ausnehmung wird dann mit einem Isoliermaterial gefüllt, derart, dass ein Abschnitt 117 hergestellt wird. Eine derartig hergestellte Struktur ist in 5f gezeigt. Eine Oberfläche der in 5f gezeigten Struktur wird dann so planarisiert, dass Abschnitte der Schichten 105, 107, 109, 113, 115, 117 entfernt werden und die hervorstehenden Abschnitte 103 geöffnet werden. Der Prozess des Planarisierens der Oberfläche der Anordnung kann beispielsweise durch Ätzen oder chemisch-mechanisches Polieren durchgeführt werden.
  • Nachfolgend wird ein Kontakt für die Speicherzelle durch Bilden einer oberen dotierten Region 118 hergestellt, wobei die obere dotierte Region 118 in einem Bereich des hervorstehenden Abschnitts 103, dessen Oberfläche geöffnet worden ist, gebildet wird. Eine derartige dotierte Region kann beispielsweise ein n-dotierter Teil des hervorstehenden Abschnitts 103 sein und kann beispielsweise durch einen Implantationsprozess gebildet werden. Die so hergestellte obere dotierte Region 118 fungiert als ein Kontakt, der mit einer Bitleitung zu verbinden ist, die in einem späteren Schritt des Herstellungsverfahrens bearbeitet wird. Anschließend wird ein Hohlraum oder eine Ausnehmung 118a zwischen den hervorstehenden Abschnitten 103 hergestellt. Die Herstellung der Ausnehmung 118a wird beispielsweise durch einen Prozess eines selektiven Ätzens wie z. B. eines Oberflächenätzens der oberen Oberflächen der Schicht 105, 111, 113, 115 oder des Abschnitts 117 durchgeführt. Die so hergestellte Anordnung ist in 5g gezeigt.
  • Danach werden die Hohlräume 118a mit einem Isoliermaterial gefüllt, wodurch eine Schicht 119 eines Isoliermaterials hergestellt wird. Ein Substratkontakt 121 oder eine Mehrzahl von Substratkontakten 121 wird anschließend beispielsweise durch photolithographisches Ätzen des Substrats 101 und Füllen eines so gebildeten Grabens mit einem leitfähigen Material oder durch Implantieren eines Dotierungsstoffes in das Substrat 101 hergestellt. Abschließend wird dann eine Bitleitung 123 mit Hilfe einer strukturierten Aufbringung oder eines Strukturierens gebildet, wobei beispielsweise ein Film eines leitfähigen Materials durch einen photolithographischen Prozess auf eine Oberfläche der Anordnung aufgebracht oder auf derselben gebildet wird. Die Bitleitung kann auch durch Aufbringen eines leitfähigen Materials auf die gesamte Oberfläche und teilweises Entfernen von Abschnitten des aufgebrachten Materials durch selektives Ätzen hergestellt werden. Die Bitleitung 123 ist derart gebildet, dass sie die Isolierschicht 119 und die oberen dotierten Regionen 118 bedeckt und an die oberen dotierten Regionen 118 angrenzt, so dass die obere dotierte Region 118 durch die Bitleitung 123 elektrisch kontaktiert ist.
  • In der Speicherzelle 13 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung kann ein Durchmesser oder eine laterale Erstreckung des hervorstehenden Abschnitts in einem Bereich zwischen 100 nm und 7 nm liegen. Abgesehen davon kann eine Tiefe oder eine vertikale Erstreckung der Speicherzelle 13 in einem Bereich zwischen 5 μm und 50 μm liegen. Jedoch sind beliebige Abmessungen der Speicherzellen 13 alternativ möglich.
  • In den Speicherzellenarrays 11, 51, 91 können die Substrate 29, 79, 101 ein Halbleitermaterial, z. B. Silizium, aufweisen. Es kann jedoch alternativ eine beliebige Art von Material verwendet werden. Die hervorstehenden Abschnitte 17 oder die hervorstehenden Streifen 59a, 59b können aus demselben Material wie das Substrat 17 bestehen oder können aus einer beliebigen Art von Material bestehen.
  • In den Speicherzellenarrays 11, 51, 91 können die Isolatoren 19, 23, die Isolierschicht 31 oder die Isolatorstreifen 61, 65, 68 aus einem beliebigen Isoliermaterial, beispielsweise Siliziumdioxid, Siliziumnitrid oder einem Oxid-Nitrid-Oxid-Material bestehen. Das Floating-Gate 21, die Floating-Gate-Region 63a, die Wortleitungsabschnitte 25, 25a, das Steuerelement 33, 33a, 77, die Wortleitungsstreifen 55a, 55b, 57a, 57b, die Bitleitungen 28, 67, 123 oder die Schichten 107, 111, 115 können ein beliebiges leitfähiges Material, beispielsweise ein Metallmaterial oder ein Polysilizium, aufweisen.
  • Abgesehen davon können das Floating-Gate 21 oder die Floating-Gate-Region 63a ein leitfähiges Material, z. B. einen kontinuierlichen Abschnitt eines leitfähigen Materials, aufweisen, oder können einen kontinuierlichen Abschnitt eines Isoliermaterials mit Inseln oder Regionen eines leitfähigen Materials, die voneinander durch das Isoliermaterial getrennt sind, wobei das Isoliermaterial ein Nitrid aufweisen kann, aufweisen. Die Substratkontakte 29, 71, 121 können als eine dotierte Region eines Substrats mit einer höheren Dotierstoffkonzentration als eine Region des Substrats, die unterhalb der Speicherzelle angeordnet ist, implementiert sein oder können als ein mit einem leitfähigen Material gefüllter Graben implementiert sein. Beliebige Implementierungen der Substratkontakte 15, 71, 121 bilden jedoch Alternativen hierzu.
  • Die Steuerelemente 33, 77 sind unterhalb der Wortleitungen 25, 25a, 55a, 55b, 57a, 57b angeordnet, so dass die Steuerelemente 33, 33a, 77 zwischen den Wortleitungen 25, 25a, 55a, 55b, 57a, 57b und dem Substrat 29, 79, 101 angeordnet sind. Jedoch bilden beliebige Anordnungen der Steuerelemente 33, 33a, 77 in dem Speicherzellenarray 11, 51, 91 Alternativen hierzu.
  • Abgesehen davon können die Steuerelemente 33, 33a, 77 derart angeordnet sein, dass sie entweder einen Stromfluss in einer lateralen Richtung parallel zu einer Oberfläche des Chips steuern oder dass sie einen Stromfluss in einer vertikalen Richtung senkrecht zu der Oberfläche des Chips steuern. Beliebige andere Anordnungen der Steuerelemente 33, 33a, 77, selbst in einer Art und Weise, dass sie einen U-förmigen Stromfluss in der Speicherzelle 13, 53, 93 steuern können, bilden jedoch Alternativen hierzu.
  • Bei dem in 4 gezeigten Herstellungsverfahren kann die Abfolge der Schritte auf beliebige Weise geändert werden, um eine Speicherzelle gemäß der vorliegenden Erfindung herzu stellen. Das gilt auch für das Herstellungsverfahren, das in den schematischen Ansichten der 5a–h umrissen ist.
  • Der hervorstehende Abschnitt 17, der erste Isolator 19, das Floating-Gate 21, der zweite Isolator 23 und der Wortleitungsabschnitt 25, 25a sind derart in der Speicherzelle 13, 13a angeordnet, dass sie einander vollständig umgeben. Jede beliebige Anordnung, beispielsweise eine Anordnung, in der zwei oder mehr der benannten Regionen einander lediglich teilweise umgeben, sind jedoch Alternativen hierzu, solange der erste Isolator 19 in der Nähe des Wortleitungsabschnitts 25, 25a angeordnet ist, das Floating-Gate 21 in der Nähe des Wortleitungsabschnitts 25, 25a angeordnet ist und der zweite Isolator 23 zwischen der Seitenwand des hervorstehenden Abschnitts 17 und dem Floating-Gate 21 angeordnet ist.
  • Bei dem in 1b dargestellten Speicherzellenarray 11 kann eine Oberfläche der Isolierschicht 31, die der Bitleitung 28 zugewandt ist, mit einer oberen Oberfläche oder einer Oberfläche der oberen Region 17a, die der Bitleitung 28 zugewandt ist, bündig sein. Bei einem alternativen Ausführungsbeispiel des Speicherzellenarrays 11 kann eine untere Oberfläche der Isolierschicht 31 oder eine Oberfläche, die von der Bitleitung 28 abgewandt ist, mit der oberen Oberfläche der oberen Region 17a bündig sein. Beliebige Anordnungen der Isolierschicht 31 zwischen der Wortleitung 25 oder der Bitleitung 28 sind jedoch als Alternativen möglich.
  • Bei einem alternativen Ausführungsbeispiel des Verfahrens zum Herstellen des Speicherzellenarrays gemäß der vorliegenden Erfindung könnte das Herstellen der Ausnehmungen 118a weggelassen werden, und die Schicht 119 des Isoliermaterials könnte mit Hilfe einer strukturierten Aufbringung hergestellt werden. Die Isolierschicht könnte beispielsweise auf die oberen Oberflächen der Schicht 105, 111, 113, 115 oder des Abschnitts 117 aufgebracht werden. Die Isolierschicht könnte Öffnungen aufweisen, um die Oberfläche des hervorstehenden Abschnitts 103 zu öffnen, so dass die oberen dotierten Regionen 118 an die Öffnungen oder Ausnehmungen in der Schicht 119 des Isoliermaterials angrenzen. Danach könnte die Bitleitung 123 so gebildet werden, dass sie die Isolierschicht 119 und die oberen dotierten Regionen 118 bedeckt und an die oberen dotierten Regionen 118 angrenzt, so dass die obere dotierte Region 118 durch die Bitleitung 123 elektrisch kontaktiert ist.

Claims (36)

  1. Speicherzelle (13, 13a; 53; 93), die folgende Merkmale aufweist: ein Substrat (29, 79, 101), das einen hervorstehenden Abschnitt aufweist, wobei der hervorstehende Abschnitt eine Seitenwand, eine Unterseite, eine obere dotierte Region, die mit einer Bitleitung verbunden ist, und eine untere Region, die näher bei der Unterseite des hervorstehenden Abschnitts als die obere Region ist, aufweist; einen Substratkontakt (29, 71, 121); ein Steuerelement (33, 33a, 77), das konfiguriert ist, um einen Stromfluss zwischen der unteren Region des hervorstehenden Abschnitts und dem Substratkontakt zu steuern; und einen Wortleitungsabschnitt, einen ersten Isolator in der Nähe des Wortleitungsabschnitts, ein Floating-Gate (21) in der Nähe des Wortleitungsabschnitts und einen zweiten Isolator zwischen dem Floating-Gate (21) und der Seitenwand des hervorstehenden Abschnitts, wobei der Wortleitungsabschnitt und das Floating-Gate (21) derart angeordnet sind, dass ein Kanal in dem hervorstehenden Abschnitt in der Nähe der Seitenwand des hervorstehenden Abschnitts zwischen der oberen dotierten Region des hervorstehenden Abschnitts und der unteren Region des hervorstehenden Abschnitts erzeugbar ist.
  2. Speicherzelle (13, 13a; 53; 93) gemäß Anspruch 1, bei der der hervorstehende Abschnitt im Wesentlichen säulenförmig ist.
  3. Speicherzelle (13, 13a; 53; 93) gemäß Anspruch 1 oder 2, bei der der hervorstehende Abschnitt von der Seitenwand umgeben ist, der zweite Isolator von dem Floating-Gate (21) umgeben ist, das Floating-Gate (21) von dem ersten Isolator umgeben ist und der erste Isolator von dem Wortleitungsabschnitt umgeben ist.
  4. Speicherzelle (13, 13a; 53; 93) gemäß Anspruch 3, bei der der Wortleitungsabschnitt von einer Isolierregion umgeben ist, um die Speicherzelle (13, 13a; 53; 93) von einer angrenzenden Speicherzelle (13, 13a; 53; 93) zu trennen.
  5. Speicherzelle (13, 13a; 53; 93) gemäß einem der Ansprüche 1 bis 4, bei der das Steuerelement und ein Element einer Gruppe aus dem Wortleitungsabschnitt, dem ersten Isolator, dem Floating-Gate (21) und dem zweiten Isolator übereinander angeordnet sind, so dass sie einander in einer zu der Oberfläche eines Chips, in dem die Speicherzelle (13, 13a; 53; 93) implementiert ist, vertikalen Blickrichtung überlappen.
  6. Speicherzelle (13, 13a; 53; 93) gemäß einem der Ansprüche 1 bis 5, bei der der Wortleitungsabschnitt oder das Floating-Gate (21) angeordnet ist, um einen Strom zu steuern, der eine zu der Oberfläche des Chips, in dem die Speicherzelle (13, 13a; 53; 93) implementiert ist, vertikale Komponente aufweist, und das Steuerelement angeordnet ist, um einen Strom mit einer zu der Oberfläche des Chips parallelen Komponente zu steuern.
  7. Speicherzelle (13, 13a; 53; 93) gemäß einem der Ansprüche 1 bis 6, bei der das Steuerelement einen Transistor mit einem Steuerabschnitt aufweist, wobei der Steuerabschnitt und ein Element der Gruppe aus dem Wortleitungsabschnitt, dem ersten Isolator, dem Floating-Gate (21) oder dem zweiten Isolator vertikal übereinander angeordnet sind.
  8. Speicherzelle (13, 13a; 53; 93) gemäß Anspruch 7, bei der der Steuerabschnitt auf der einen Seite und der Wortleitungsabschnitt, der erste Isolator, das Floating-Gate (21) und der zweite Isolator auf der anderen Seite vertikal übereinander angeordnet sind.
  9. Speicherzelle (13, 13a; 53; 93) gemäß Anspruch 8, bei der der Steuerabschnitt eine leitfähige Schicht aufweist, die zwischen dem Wortleitungsabschnitt und dem Substrat (29, 79, 101) angeordnet ist und sich der hervorstehende Abschnitt über den Steuerabschnitt erstreckt.
  10. Speicherzelle (13, 13a; 53; 93) gemäß einem der Ansprüche 7 bis 9, bei der der Steuerabschnitt durch einen Isolierabschnitt, der zwischen dem Steuerabschnitt und dem Substrat (29, 79, 101) angeordnet ist, von dem Substrat (29, 79, 101) getrennt ist, wobei der Isolierabschnitt und der erste Isolator durch eine kontinuierliche Isolierschicht gebildet sind.
  11. Speicherzelle (13, 13a; 53; 93) gemäß einem der Ansprüche 7 bis 10, bei der der Wortleitungsabschnitt, das Floating-Gate (21) und der Steuerabschnitt derart angeordnet sind, dass ein Kanal, der durch den Wortleitungsabschnitt und das Floating-Gate (21) erzeugbar ist, und ein Kanal, der durch den Steuerabschnitt erzeugbar ist, aneinander angrenzen.
  12. Speicherzelle (13, 13a; 53; 93) gemäß einem der Ansprüche 1 bis 11, bei der der Wortleitungsabschnitt und das Floating-Gate (21) derart angeordnet sind, dass ein Potential an dem Wortleitungsabschnitt oder eine Dichte von Ladungsträgern auf dem Floating-Gate (21) eine Dichte von Ladungsträgern in dem hervorstehenden Abschnitt steuern können.
  13. Speicherzelle (13, 13a; 53; 93) gemäß einem der Ansprüche 7 bis 12, die ferner einen dritten Isolator aufweist, der zwischen dem Wortleitungsabschnitt und dem Steuerabschnitt angeordnet ist.
  14. Speicherzelle (13, 13a; 53; 93) gemäß Anspruch 13, bei der der dritte Isolator und der zweite Isolator durch eine kontinuierliche Isolierschicht gebildet sind.
  15. Speicherzelle (13, 13a; 53; 93) gemäß einem der Ansprüche 1 bis 14, bei der sich die Bitleitung horizontal erstreckt und sich mit dem Floating-Gate, dem Wortleitungsabschnitt, dem ersten Isolator und dem zweiten Isolator überlappt und von der Wortleitung und dem Floating-Gate durch eine Isolierregion, die zwischen der Bitleitung auf der einen Seite und dem Floating-Gate und dem Wortleitungsabschnitt auf der anderen Seite angeordnet ist, elektrisch getrennt ist.
  16. Speicherzelle (13, 13a; 53; 93) gemäß einem der Ansprüche 1 bis 15, bei der ein Element der Gruppe aus dem Wortleitungsabschnitt, dem Floating-Gate, dem ersten Isolator und dem zweiten Isolator zwischen der Bitleitung und dem Steuerelement angeordnet ist.
  17. Speicherzellenarray (11, 51, 91), das eine erste Speicherzelle (13, 13a; 53; 93) gemäß einem der Ansprüche 1 bis 16 und eine zweite Speicherzelle (13, 13a; 53; 93) gemäß einem der Ansprüche 1 bis 16 aufweist, wobei die erste Speicherzelle (13, 13a; 53; 93) und die zweite Speicherzelle (13, 13a; 53; 93) aneinander angrenzend angeordnet sind, wobei die erste Speicherzelle (13, 13a; 53; 93) und die zweite Speicherzelle (13, 13a; 53; 93) durch eine Isolierregion getrennt sind.
  18. Speicherzellenarray (11, 51, 91) gemäß Anspruch 17, bei dem sich die Isolierregion in einer zu einer Oberfläche des Chips, in dem die Speicherzelle (13, 13a; 53; 93) implementiert ist, vertikalen Richtung erstreckt, derart, dass der Wortleitungsabschnitt der ersten Speicherzelle (13, 13a; 53; 93) und der Wortleitungsabschnitt der zweiten Speicherzelle (13, 13a; 53; 93), die beide an die Isolierregion angrenzen, durch die Isolierregion elektrisch voneinander getrennt sind.
  19. Speicherzellenarray (11, 51, 91) gemäß Anspruch 17 oder 18, bei dem sich die Bitleitung von der ersten Speicherzelle (13, 13a; 53; 93) zu der zweiten Speicherzelle (13, 13a; 53; 93) erstreckt und an die obere Region des hervorstehenden Abschnitts in der ersten Speicherzelle (13, 13a; 53; 93) und die obere Region des hervorstehenden Abschnitts in der zweiten Speicherzelle (13, 13a; 53; 93) angrenzt.
  20. Speicherzellenarray (11, 51, 91) gemäß einem der Ansprüche 17 bis 19, bei dem das Steuerelement der ersten Speicherzelle (13, 13a; 53; 93) einen ersten Steuerabschnitt aufweist und das Steuerelement der zweiten Speicherzelle (13, 13a; 53; 93) einen zweiten Steuerabschnitt aufweist, wobei der ersten Steuerabschnitt und der zweite Steuerabschnitt in einer kontinuierlichen Schicht eines leitfähigen Materials implementiert sind, die sich von der ersten Speicherzelle (13, 13a; 53; 93) zu der zweiten Speicherzelle (13, 13a; 53; 93) erstreckt.
  21. Speicherzellenarray (11, 51, 91) gemäß Anspruch 20, bei dem sich ein kontinuierlicher Abschnitt des Substratmaterials von dem Substrat (29, 79, 101) über die kontinuierlich Schicht des Steuerabschnitts in der ersten Speicherzelle (13, 13a; 53; 93) erstreckt und sich ein kontinuierlicher Abschnitt des Substratmaterials von dem Substrat (29, 79, 101) über die kontinuierliche Schicht des Steuerabschnitts in der zweiten Speicherzelle (13, 13a; 53; 93) erstreckt.
  22. Speicherzellenarray (11, 51, 91) gemäß Anspruch 20 oder 21, bei dem der erste Steuerabschnitt in der ersten Speicherzelle (13, 13a; 53; 93) durch ihren ersten Isolierabschnitt von dem Substrat (29, 79, 101) getrennt ist und der zweite Steuerabschnitt in der zweiten Speicherzelle (13, 13a; 53; 93) durch ihren ersten Isolierabschnitt von dem Substrat (29, 79, 101) getrennt ist, wobei der eine Isolierabschnitt und der andere Isolierabschnitt in einer kontinuierlichen Schicht eines Isoliermaterials implementiert sind, die sich von der ersten Speicherzelle (13, 13a; 53; 93) zu der zweiten Speicherzelle (13, 13a; 53; 93) erstreckt.
  23. Speicherzellenarray (11, 51, 91) gemäß Anspruch 22, bei dem sich die kontinuierliche Schicht des Isoliermaterials entlang der Seitenwand des hervorstehenden Abschnitts in der ersten Speicherzelle (13, 13a; 53; 93) und entlang der Seitenwand des hervorstehenden Abschnitts in der zweiten Speicherzelle (13, 13a; 53; 93) erstreckt.
  24. Speicherzellenarray (11, 51, 91), das eine erste Speicherzelle (13, 13a; 53; 93) gemäß einem der Ansprüche 1 bis 23, eine zweite Speicherzelle (13, 13a; 53; 93) gemäß einem der Ansprüche 1 bis 23, eine dritte Speicherzelle (13, 13a; 53; 93) gemäß einem der Ansprüche 1 bis 23 und eine vierte Speicherzelle (13, 13a; 53; 93) gemäß einem der Ansprüche 1 bis 23 aufweist; wobei die vier Speicherzellen (13, 13a; 53; 93) in einer Matrixkonfiguration angeordnet sind, wobei die obere Region der ersten Speicherzelle (13, 13a; 53; 93) und die obere Region der zweiten Speicherzelle (13, 13a; 53; 93) durch eine erste Bitleitung verbunden sind, die obere Region der dritten Speicherzelle (13, 13a; 53; 93) und die obere Region der vierten Speicherzelle (13, 13a; 53; 93) durch eine zweite Bitleitung verbunden sind und die erste und zweite Bitleitung voneinander beabstandet sind; und wobei der Wortleitungsabschnitt der ersten Speicherzelle (13, 13a; 53; 93) und der Wortleitungsabschnitt der dritten Speicherzelle (13, 13a; 53; 93) durch einen ersten Leiter verbunden sind und der Wortleitungsabschnitt der zweiten Speicherzelle (13, 13a; 53; 93) und der Wortleitungsabschnitt der vierten Speicherzelle (13, 13a; 53; 93) durch einen zweiten Leiter verbunden sind, und der zweite Leiter von dem ersten Leiter beabstandet ist.
  25. Speicherzellenarray (11, 51, 91) mit einer ersten Speicherzelle (13, 13a; 53; 93) gemäß einem der Ansprüche 1 bis 24 und einer zweiten Speicherzelle (13, 13a; 53; 93) gemäß einem der Ansprüche 1 bis 24, wobei sich die Bitleitung von der ersten Speicherzelle (13, 13a; 53; 93) zu der zweiten Speicherzelle (13, 13a; 53; 93) erstreckt, und wobei der Substratkontakt einen Abschnitt eines leitfähigen Materials aufweist, der näher bei der ersten Speicherzelle (13, 13a; 53; 93) als bei der zweiten Speicherzelle (13, 13a; 53; 93) ist und sich von einer oberen Region des Chips, in dem das Speicherzellenarray (11, 51, 91) implementiert ist, zu einer unteren Region des Chips erstreckt, wobei die untere Region näher bei der Unterseite der ersten Speicherzelle (13, 13a; 53; 93) als die obere Region ist, wobei der Substratkontakt von der Bitleitung beabstandet ist.
  26. Speicherzellenarray (11, 51, 91) gemäß Anspruch 25, bei dem der Wortleitungsabschnitt der ersten Speicherzelle (13, 13a; 53; 93) zwischen dem Abschnitt des leitfähigen Materials und dem Wortleitungsabschnitt der zweiten Speicherzelle (13, 13a; 53; 93) angeordnet ist.
  27. Speicherzellenarray (11, 51, 91), das folgende Merkmale aufweist: eine erste Speicherzelle (13, 13a; 53; 93) und eine zweite Speicherzelle (13, 13a; 53; 93), wobei jede Speicherzelle (13, 13a; 53; 93) in einem Substrat (29, 79, 101) implementiert ist, das einen ersten hervorstehenden Abschnitt aufweist, der in einer Region der ersten Speicherzelle (13, 13a; 53; 93) vorsteht, und einen zweiten hervorstehenden Abschnitt aufweist, der in einer Region der zweiten Speicherzelle (13, 13a; 53; 93) vorsteht, wobei jeder hervorstehende Abschnitt eine Seitenwand und eine Unterseite aufweist; eine erste obere dotierte Region in dem ersten hervorstehenden Abschnitt und eine zweite obere dotierte Region in dem zweiten hervorstehenden Abschnitt, wobei die erste obere dotierte Region und die zweite obere dotierte Region durch eine Bitleitung verbunden sind; eine erste untere Region, die näher bei der Unterseite des ersten hervorstehenden Abschnitts als die obere Region des ersten hervorstehenden Abschnitts ist, und eine zweite untere Region, die näher bei der Unterseite des zweiten hervorstehenden Abschnitts als die obere Region des zweiten hervorstehenden Abschnitts ist; einen Substratkontakt, der einen Abschnitts eines leitfähigen Materials aufweist, der sich von einer oberen Region des Chips, in dem das Speicherzellenarray (11, 51, 91) implementiert ist, zu einer unteren Region des Chips erstreckt, wobei die untere Region näher bei der Unterseite der ersten Speicherzelle (13, 13a; 53; 93) als die obere Region ist, wobei die erste Speicherzelle (13, 13a; 53; 93) zwischen dem Substratkontakt und der zweiten. Speicherzelle (13, 13a; 53; 93) angeordnet ist; ein Steuerelement, das eine kontinuierliche Schicht eines leitfähigen Materials aufweist, die sich von der ersten Speicherzelle (13, 13a; 53; 93) zu der zweiten Speicherzelle (13, 13a; 53; 93) erstreckt, wobei die Schicht derart in dem Substrat (29, 79, 101) angeordnet ist, dass ein Strom von der Bitleitung zu dem Substratkontakt durch das Steuerelement steuerbar ist; einen Wortleitungsabschnitt der ersten Speicherzelle (13, 13a; 53; 93), einen ersten Isolator der ersten Speicherzelle (13, 13a; 53; 9 3) nahe dem Wortleitungsabschnitt der ersten Speicherzelle (13, 13a; 53; 93), ein Floating-Gate der ersten Speicherzelle (13, 13a; 53; 93) nahe dem Wortleitungsabschnitt der ersten Speicherzelle (13, 13a; 53; 93) und einen zweiten Isolator der ersten Speicherzelle (13, 13a; 53; 93) zwischen dem Floating-Gate der ersten Speicherzelle (13, 13a; 53; 93) und der Seitenwand des hervorstehenden Abschnitts in der ersten Speicherzelle (13, 13a; 53; 93); wobei der Wortleitungsabschnitt der ersten Speicherzelle (13, 13a; 53; 93) und das Floating-Gate der ersten Speicherzelle (13, 13a; 53; 93) derart angeordnet sind, dass ein Kanal in dem Substrat (29, 79, 101) nahe der Seitenwand in dem hervorstehenden Abschnitt der ersten Speicherzelle (13, 13a; 53; 93) zwischen der oberen Region und der unteren Region des hervorstehenden Abschnitts der ersten Speicherzelle (13, 13a; 53; 93) erzeugbar ist; wobei der hervorstehende Abschnitt der ersten Speicherzelle (13, 13a; 53; 93) von dem zweiten Isolator der ersten Speicherzelle (13, 13a; 53; 93) umgeben ist, der zweite Isolator der ersten Speicherzelle (13, 13a; 53; 93) von dem Floating-Gate der ersten Speicherzelle (13, 13a; 53; 93) umgeben ist, das Floating-Gate der ersten Speicherzelle (13, 13a; 53; 93) von dem ersten Isolator der ersten Speicherzelle (13, 13a; 53; 93) umgeben ist und der erste Isolator der ersten Speicherzelle (13, 13a; 53; 93) von dem ersten Wortleitungsabschnitt der ersten Speicherzelle (13, 13a; 53; 93) umgeben ist; einen Wortleitungsabschnitt der zweiten Speicherzelle (13, 13a; 53; 93), einen ersten Isolator der zweiten Speicherzelle (13, 13a; 53; 93) nahe dem Wortleitungsabschnitt der zweiten Speicherzelle (13, 13a; 53; 93), ein Floating-Gate der zweiten Speicherzelle (13, 13a; 53; 93) nahe dem Wortleitungsabschnitt der zweiten Speicherzelle (13, 13a; 53; 93) und einen zweiten Isolator der zweiten Speicherzelle (13, 13a; 53; 93) zwischen dem Floating-Gate der zweiten Speicherzelle (13, 13a; 53; 93) und der Seitenwand des hervorstehenden Abschnitts in der zweiten Speicherzelle (13, 13a; 53; 93); wobei der Wortleitungsabschnitt der zweiten Speicherzelle (13, 13a; 53; 93) und das Floating-Gate der zweiten Speicher zelle (13, 13a; 53; 93) derart angeordnet sind, dass ein Kanal in dem Substrat (29, 79, 101) nahe der Seitenwand in dem hervorstehenden Abschnitt der zweiten Speicherzelle (13, 13a; 53; 93) zwischen der oberen Region und der unteren Region des hervorstehenden Abschnitts der zweiten Speicherzelle (13, 13a; 53; 93) erzeugbar ist; wobei der hervorstehende Abschnitt der zweiten Speicherzelle (13, 13a; 53; 93) von dem zweiten Isolator der zweiten Speicherzelle (13, 13a; 53; 93) umgeben ist, der zweite Isolator der zweiten Speicherzelle (13, 13a; 53; 93) von dem Floating-Gate der zweiten Speicherzelle (13, 13a; 53; 93) umgeben ist, das Floating-Gate der zweiten Speicherzelle (13, 13a; 53; 93) von dem ersten Isolator der zweiten Speicherzelle (13, 13a; 53; 93) umgeben ist und der erste Isolator der zweiten Speicherzelle (13, 13a; 53; 93) von dem Wortleitungsabschnitt der zweiten Speicherzelle (13, 13a; 53; 93) umgeben ist; einen ersten Isolierabschnitt zwischen dem Wortleitungsabschnitt der ersten Speicherzelle (13, 13a; 53; 93) und dem Wortleitungsabschnitt der zweiten Speicherzelle (13, 13a; 53; 93); und einen zweiten Isolierabschnitt zwischen dem Substrat (29, 79, 101) und der kontinuierlichen Schicht des leitfähigen Materials, wobei der zweite Isolierabschnitt, der zweite Isolator der ersten Speicherzelle (13, 13a; 53; 93) und der zweite Isolator der zweiten Speicherzelle (13, 13a; 53; 93) in einer kontinuierlichen Schicht eines Isoliermaterials implementiert sind.
  28. Speicherzellenarray (11, 51, 91), das eine erste Speicherzelle (13, 13a; 53; 93) gemäß einem der Ansprüche 1 bis 27, eine zweite Speicherzelle (13, 13a; 53; 93) gemäß einem der Ansprüche 1 bis 27, eine dritte Speicherzelle (13, 13a; 53; 93) gemäß einem der Ansprüche 1 bis 27 und eine vierte Speicherzelle (13, 13a; 53; 93) gemäß einem der Ansprüche 1 bis 27 aufweist; wobei der hervorstehende Abschnitt der ersten Speicherzelle (13, 13a; 53; 93) und der dritten Speicherzelle (13, 13a; 53; 93) in einem ersten hervorstehenden Streifen des Substrats (29, 79, 101) implementiert sind, wobei die obere dotierte Region der ersten Speicherzelle (13, 13a; 53; 93) mit einer ersten Bitleitung verbunden ist und die obere dotierte Region der dritten Speicherzelle (13, 13a; 53; 93) mit der zweiten Bitleitung verbunden ist, die von der ersten Bitleitung beabstandet ist; wobei der hervorstehende Abschnitt der zweiten Speicherzelle (13, 13a; 53; 93) und der hervorstehende Abschnitt der vierten Speicherzelle (13, 13a; 53; 93) in einem zweiten hervorstehenden Streifen des Substrats (29, 79, 101) implementiert sind, wobei die obere dotierte Region der zweiten Speicherzelle (13, 13a; 53; 93) mit der ersten Bitleitung verbunden ist und die obere dotierte Region der vierten Speicherzelle (13, 13a; 53; 93) mit der zweiten Bitleitung verbunden ist; und wobei der Wortleitungsabschnitt der ersten Speicherzelle (13, 13a; 53; 93) und der Wortleitungsabschnitt der dritten Speicherzelle (13, 13a; 53; 93) in einem ersten Streifen eines leitfähigen Materials implementiert sind und der Wortleitungsabschnitt der zweiten Speicherzelle (13, 13a; 53; 93) und der Wortleitungsabschnitt der vierten Speicherzelle (13, 13a; 53; 93) in einem zweiten Streifen eines leitfähigen Materials implementiert sind, wobei der erste Streifen des leitfähigen Materials und der zweite Streifen des leitfähigen Materials voneinander beabstandet sind.
  29. Speicherzellenarray (11, 51, 91) gemäß Anspruch 28, bei dem der erste Isolator der ersten Speicherzelle (13, 13a; 53; 93) und der erste Isolator der dritten Speicherzelle (13, 13a; 53; 93) in einem ersten Streifen eines Isoliermaterials implementiert sind, wobei der erste Streifen des Isoliermaterials zwischen dem ersten Streifen des leitfähigen Materials auf der einen Seite und dem Floating-Gate der ersten Speicherzelle (13, 13a; 53; 93) und dem Floating-Gate der dritten Speicherzelle (13, 13a; 53; 93) auf der anderen Seite angeordnet ist; und wobei der erste Isolator der zweiten Speicherzelle (13, 13a; 53; 93) und der erste Isolator der vierten Speicherzelle (13, 13a; 53; 93) in dem zweiten Streifen eines Isoliermaterials implementiert sind, der zwischen dem zweiten Streifen des leitfähigen Materials auf der einen Seite und dem Floating-Gate der zweiten Speicherzelle (13, 13a; 53; 93) und dem Floating-Gate der vierten Speicherzelle (13, 13a; 53; 93) auf der anderen Seite angeordnet ist.
  30. Speicherzellenarray (11, 51, 91) gemäß Anspruch 29, bei dem der zweite Isolator der ersten Speicherzelle (13, 13a; 53; 93) und der zweite Isolator der dritten Speicherzelle (13, 13a; 53; 93) in einem dritten Streifen eines Isoliermaterials implementiert sind, wobei der dritte Streifen des Isoliermaterials zwischen dem Floating-Gate der ersten Speicherzelle (13, 13a; 53; 93) und dem Floating-Gate der dritten Speicherzelle (13, 13a; 53; 93) auf der einen Seite und dem ersten hervorstehenden Streifen des Substrats (29, 79, 101) auf der anderen Seite angeordnet ist; und wobei der zweite Isolator der zweiten Speicherzelle (13, 13a; 53; 93) und der zweite Isolator der vierten Speicherzelle (13, 13a; 53; 93) in einem vierten Streifen eines Isoliermaterials implementiert sind, wobei der vierte Streifen zwischen dem Floating-Gate der zweiten Speicherzelle (13, 13a; 53; 93) und dem Floating-Gate der vierten Speicherzelle (13, 13a; 53; 93) auf der einen Seite und dem zweiten hervorstehenden Streifen des Substrats (29, 79, 101) auf der anderen Seite angeordnet ist.
  31. Speicherzellenarray (11, 51, 91) gemäß einem der Ansprüche 28 bis 30, bei dem das Steuerelement der ersten Speicherzelle (13, 13a; 53; 93) und das Steuerelement der dritten Speicherzelle (13, 13a; 53; 93) in einem dritten Streifen eines leitfähigen Materials implementiert sind, der unter dem ersten Streifen des leitfähigen Materials angeordnet ist, derart, dass der erste Streifen des leitfähigen Materials zwischen der ersten Bitleitung und der zweiten Bitleitung auf der einen Seite und dem dritten Streifen des leitfähigen Materials auf der anderen Seite angeordnet ist; und wobei das Steuerelement der zweiten Speicherzelle (13, 13a; 53; 93) und das Steuerelement der vierten Speicherzelle (13, 13a; 53; 93) in einem vierten Streifen eines leitfähigen Materials implementiert sind, wobei der vierte Streifen unter dem zweiten Streifen des leitfähigen Materials angeordnet ist, derart, dass der zweite Streifen des leitfähigen Materials zwischen der ersten Bitleitung und der zweiten Bitleitung auf der einen Seite und dem vierten Streifen des leitfähigen Materials auf der anderen Seite angeordnet ist.
  32. Speicherzellenarray (11, 51, 91) gemäß einem der Ansprüche 28 bis 31, das ferner einen streifenförmigen Abschnitt eines Isoliermaterials aufweist, wobei der streifenförmige Abschnitt eines Isoliermaterials zwischen dem ersten Streifen des leitfähigen Materials und dem zweiten Streifen des leitfähigen Materials angeordnet ist.
  33. Speicherzellenarray (11, 51, 91) gemäß einem der Ansprüche 28 bis 32, bei dem der erste hervorstehende Streifen des Substrats (29, 79, 101) zwischen dem ersten Streifen des leitfähigen Materials und einem weiteren Streifen eines leitfähigen Materials angeordnet ist und der erste Streifen des leitfähigen Materials und der weitere Streifen des leitfähigen Materials elektrisch miteinander verbunden sind; wobei ein weiterer erster Isolator der ersten Speicherzelle (13, 13a; 53; 93) und ein weiterer erster Isolator der dritten Speicherzelle (13, 13a; 53; 93) in einem ersten Isolatorstreifen implementiert sind; wobei ein weiterer zweiter Isolator der ersten Speicherzelle (13, 13a; 53; 93) und ein weiterer zweiter Isolator der dritten Speicherzelle (13, 13a; 53; 93) in einem zweiten Isolatorstreifen implementiert sind; wobei der zweite Isolatorstreifen zwischen einem weiteren Floating-Gate der ersten Speicherzelle (13, 13a; 53; 93) und einem weiteren Floating-Gate der dritten Speicherzelle (13, 13a; 53; 93) einerseits und dem hervorstehenden Streifen auf der anderen Seite angeordnet ist; und wobei der erste Isolatorstreifen zwischen dem weiteren Streifen des leitfähigen Materials auf der einen Seite und dem weiteren Floating-Gate der ersten Speicherzelle (13, 13a; 53; 93) und dem weiteren Floating-Gate der dritten Speicherzelle (13, 13a; 53; 93) auf der anderen Seite angeordnet ist.
  34. Speicherzellenarray (11, 51, 91) gemäß Anspruch 33, bei dem ein streifenförmiger Abschnitt eines Isoliermaterials an den weiteren Streifen des leitfähigen Materials und den zweiten Streifen des leitfähigen Materials angrenzt.
  35. Verfahren zum Herstellen einer Speicherzelle (13, 13a; 53; 93), das folgende Schritte aufweist: Behandeln einer Oberfläche eines Substrats (29, 79, 101), derart, dass ein hervorstehender Abschnitt des Substrats (29, 79, 101) gebildet wird; Bilden einer oberen dotierten Region in dem hervorstehenden Abschnitt, wobei eine untere Region des hervorstehenden Abschnitts näher bei der Unterseite des hervorstehenden Abschnitts ist; Bilden eines Substratkontakts und eines Steuerelements, das konfiguriert ist, einen Stromfluss zwischen der unteren Region des hervorstehenden Abschnitts und dem Substratkontakt zu steuern; Herstellen eines Wortleitungsabschnitts, eines ersten Isolators nahe der Wortleitung, eines Floating-Gates nahe der Wortleitung und eines zweiten Isolators zwischen dem Floating-Gate und einer Seitenwand des hervorstehenden Abschnitts, derart, dass der Wortleitungsabschnitt und das Floating-Gate derart angeordnet sind, dass ein Kanal in dem hervorstehenden Abschnitt des Substrats (29, 79, 101) nahe der Seitenwand zwischen der oberen dotierten Region des hervorstehenden Abschnitts und der unteren Region des hervorstehenden Abschnitts erzeugbar ist; und Bilden einer Bitleitung, die mit der oberen dotierten Region des hervorstehenden Abschnitts verbunden ist.
  36. Verfahren gemäß Anspruch 35, das ferner ein Bilden einer Isolierschicht auf dem ersten Isolator, dem zweiten Isolator, dem Floating-Gate oder dem Wortleitungsabschnitt aufweist, wobei die Isolierschicht das Floating-Gate und den Wortleitungsabschnitt von der Bitleitung trennt.
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