DE4407248B4 - EEPROM-Flash-Speicherzelle und Verfahren zum Bilden einer EEPROM-Flash-Speicherzelle - Google Patents

EEPROM-Flash-Speicherzelle und Verfahren zum Bilden einer EEPROM-Flash-Speicherzelle Download PDF

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Abstract

EEPROM-Flash-Speicherzelle, aufweisend folgende Merkmale:
einer Source (35) und einem Drain (36), die in einer ersten Richtung angeordnet sind;
eine potentialmäßig schwebende Gate-Elektrode (33; 50), die zwischen der Source (35) und dem Drain (36) angeordnet ist, wobei die potentialmäßig schwebende Gate-Elektrode (33; 50) gegenüber einem Kanal (42) über der Gate-Isolationsschicht (43) und zwischen der Source (35) und dem Drain (36) liegt; und
eine Steuer-Gate-Elektrode (37; 46'), die über der potentialmäßig schwebenden Gate-Elektrode (33; 50) auf der anderen Seite der Zwischen-Isolationsschicht (45) liegt und in einer zweiten Richtung angeordnet ist, wobei die zweite Richtung senkrecht zur ersten Richtung ist,
wobei die EEPROM-Flash-Speicherzelle ferner folgendes Merkmal aufweist:
eine Lösch-Elektrode (31), welche zumindest eine Seite der potentialmäßig schwebenden Gate-Elektrode (33; 50) an zumindest einem oder mehreren Punkten derselben über eine Tunnel-Isolationsschicht (52), die in der ersten Richtung angeordnet ist, kontaktiert, wobei die Lösch-Elektrode (31) in einer Richtung senkrecht zu...

Description

  • Die vorliegende Erfindung bezieht sich auf eine einzelne Transistor-Flash-EEPROM-Speicherzelle (EEPROM = Electrically Erasable Programmable Read-Only Memory = Elektrisch löschbarer programmierbarer Nur-Lese-Speicher), wobei eine Speichervorrichtung aus solchen Speicherzellen besteht, und einem Verfahren zum Bilden einer EEPROM-Flash-Speicherzelle.
  • Halbleiterspeicher umfaßen flüchtige Speicher, wie z.B. DRAM (DRAM = Dynamic Random Access Memory = dynamischer Speicher mit wahlfreiem Zugriff), SRAM (SRAM = Static Random Access Memory = statischer Speicher mit wahlfreiem Zugriff), und dergleichen, und nicht-flüchtige Speicher, wie z.B. Masken-ROM (ROM = Read-Only Memory = Nur-Lese-Speicher), EPROM (EPROM = Erasable Programmable Read-Only-Memory = Löschbarer programmierbarer Nur-Lese-Speicher), EEPROM und dergleichen. von diesen hat der EEPROM, der sogenannte Flash-Speicher, der entwickelt wurde und gegenwärtig in Benutzung ist, einen einzelnen Transistor pro Speicherzelle.
  • Wie in den 1, 2A und 2B gezeigt ist, ist dieser Flash-Speicher derart aufgebaut, daß ein potentialmäßig schwebendes Gate 14 zwischen dem Kanal und dem Gate (das Steuer-Gate genannt wird) eines Feldeffekt-Transistors (FET), der eine Source 12, ein Drain 11 und ein Gate 13 einschließt, angeordnet ist. Eine Programmierung wird durchgeführt, indem Elektronen in das potentialmäßig schwebende Gate 14 injiziert werden oder indem Elektronen aus dem potentialmäßig schwebenden Gate 14 entfernt werden.
  • 2A ist eine Schnittdarstellung entlang der Linie A-A' von 1. 2B ist eine Schnittdarstellung entlang der Linie B-B' der 1.
  • Das potentialmäßig schwebende Gate 14 wird durch die schraffierten Bereiche in 1 angezeigt. Für jede Zelle ist ein potentialmäßig schwebendes Gate 14 vorgesehen, während eine Mehrzahl von Steuer-Gates 13 in einer zusammenhängenden Form vorgesehen ist. In den Zeichnungen verweisen die Bezugszeichen 15, 16 und 17 auf Isolationsschichten.
  • Beim Schreiben (Programmieren) in den Flash-EEPROM, das heißt wenn Ladungen in das potentialmäßig schwebende Gate injiziert werden, werden das Drain und das Steuer-Gate durch Zuführen einer Spannung beeinflußt.
  • Beim Programmieren (Schreiben) wird dem Drain eine Spannung von 7–8 V zugeführt. Dem Steuer-Gate wird eine Spannung von 12–13 V zugeführt, so daß heiße Elektronen im Kanal zwischen der Source und dem Drain produziert werden sollten. Solche heiße Elektronen werden durch das elektrische Feld der Spannung des Steuer-Gates angezogen und treten durch die Isolationsschicht des Gates (Tunneln), um schließlich in das potentialmäßig schwebende Gate injiziert zu werden.
  • Folglich ist das potentialmäßig schwebende Gate mit negativen Ladungen geladen, so daß die Schwellenspannung des Transistors erhöht ist. Folglich kann der Transistor nicht mit der normalen Steuer-Gate-Spannung eingeschaltet werden. Deshalb bleibt der Transistor im normalen Betrieb die ganze Zeit in einem ausgeschalteten Zustand.
  • Wenn die Zelle, die somit programmiert worden ist, gelöscht werden soll, werden das Steuer-Gate und das Substrat geerdet. Das Drain wird potentialmäßig schwebend gemacht, während eine positive Spannung von 13–15 V der Source zugeführt wird. Folglich werden die Elektronen von dem potentialmäßig schwebenden Gate zu der Source getunnelt (Fowler-Nordheim-Tunneln), so daß das potentialmäßig schwebende Gate Ladungen verliert. Folglich wird die Schwellenspannung des Transistors gesenkt. Die programmierten Inhalte werden gelöscht.
  • Diese Technik für den Flash-Speicher ist in dem Artikel "Solid State Circuit" beschrieben, veröffentlicht im IEEE Journal (vom Oktober 1989, Band 24, Nr. 5, Seiten 1259–1263) ("A 90-ns One-Million Erase/Program Cycle 1-Mbit Flash Memory" von V. Kynett u.a.). Diese Technik ist ferner in einer Rede von H. Kume u.a. während der VLSI-Technik-Konferenz von 1991 unter dem Titel "A 3142 μM2 Flash Memory Cell Technology Conformable to a Sector Erase" geschrieben, die in der Übersicht technischer Abhandlungen (Digest of Technical Papers) (Seiten 77–78) veröffentlicht wurde. Die Technik ist ferner von N. Kodama u.a. unter dem Titel "A 5V 16 Mbit Flash EEPROM Cell Using Highly Reliable Write/Erase Technologies" beschrieben, der in derselben Publikation (Seiten 75–76) veröffentlicht wurde.
  • In solchen herkömmlichen Techniken kann ein Übergangs-Durchbruch auftreten, wenn die programmierten Daten gelöscht werden.
  • Wie in 2B gezeigt ist, ist in einem Versuch, um dieses Phänomen zu verhindern, die Source 12 in einer dualen Form hergestellt, wobei sie aus einem Gebiet mit hoher Störstellen-Konzentration N+ und einem Gebiet mit niedriger Störstellen-Konzentration N– besteht, so daß ein abgestufter Übergang gebildet wird, wodurch die Übergangs-Durchbruchspannung der Source-Elektrode erhöht wird.
  • Eine solche Technik, bei der die Source-Elektrode eine derartige Übergangsstruktur aufweist, ist im U.S. Patent 4,698,787 offenbart. Ferner wird im U.S. Patent 5,077,691 folgendes Verfahren vorgeschlagen, um eine Lösung für das Übergangsproblem zu geben. Es besteht darin, eine Spannung von 5 V (Vcc) der Source zuzuführen, und eine negative Spannung von –11 bis –13 V dem Steuer-Gate zuzuführen, wodurch die programmierten Zellen gelöscht werden.
  • In den oben beschriebenen herkömmlichen Techniken wird der Source eine, bezogen auf das Steuer-Gate, weitaus höhere Spannung zugeführt, wenn die aufgezeichneten Daten von der Zelle gelöscht werden. Folglich wird in der Source ein tiefes Verarmungsgebiet gebildet und Elektronen-Loch-Paare werden erzeugt. Diese Löcher empfangen Energie von dem elektrischen Feld in dem tiefen Verarmungsgebiet, um heiße Löcher zu bilden. Diese heißen Löcher werden in die Gate-Isolationsschicht injiziert und dort eingefangen. Folglich wächst während eines Löschvorgangs der Tunnelstrom an. Deshalb tritt ein über-Löschvorgang auf. Ferner gibt es wegen der heißen Löcher Fälle, in denen die Abweichung der Schwellenspannung zu stark anwächst. Solche Probleme werden von S. Haddat u.a. in dem Artikel "Degradation due to Hole Trapping in Flash Memory Cells" beschrieben, der in den IEEE-Texten über elektronische Bauelemente (Electron Device Letters) (Band 10, Nr. 3, Seiten 117–119, März 1989) veröffentlicht wurde.
  • Ferner muß in den herkömmlichen Techniken, während des Programmierens oder Löschens das Gate-Oxid (in 2B durch das Bezugszeichen 20 angezeigt) in einer Dicke von etwa 10 nm gehalten werden, so daß Elektronen getunnelt werden. Folglich ist der Herstellungsprozeß anspruchsvoll und der Nutzen gering. Es werden Versuche unternommen, um den Nutzen der Flash-Speichervorrichtung durch Verbessern der Qualität des Tunnel-Oxids zu verbessern. Diese Versuche bestehen z. B. aus dem Reduzieren des Einfangpegels der Elektronen und der Elektronen-Löcher im Tunnel-Oxid, dem Absenken der Schwermetallverunreinigung des Kanals des Tunnel-Oxids und des Source-Drain-Gebiets, dem Verhindern der Aufladung des Gates durch das Ätzplasma und dergleichen. Der Nutzen ist jedoch verglichen mit einem DRAM und SRAM noch gering. Die Gate-Störung, die die Schwellenspannung erhöht, wird schwerwiegender, je dünner das Gate-Oxid ist.
  • Die US 5,095,344 A ) beschreibt eine EEPROM-Zelle mit einer potentialmäßig schwebenden Gate-Elektrode, einer Steuer- Gate-Elektrode und Lösch-Elektroden, die parallel zu der Steuer-Gate-Elektrode angeordnet sind, sowie ein Verfahren zur Herstellung der EEPROM-Zelle.
  • Die US 5,081,057 A beschreibt ein EEPROM Speicherbauelement mit einer potentialmäßig schwebenden Gate-Elektrode und einer reduzierten Tunnelfläche. Mittels eines selbstausrichtenden Verfahrens wird ein Anhang an einer potentialmäßig schwebenden Gate-Elektrode gebildet, wobei eine elektrische Kontinuität bzw. ein elektrischer Durchgang zwischen der potentialmäßig schwebenden Gate-Elektrode und dem Anhang sichergestellt ist. Der Überlappungsbereich des Anhangs mit dem Drain-Bereich bildet die Tunnelfläche für den Transfer von elektrischen Ladungen zwischen dem Drain-Bereich und der potentialmäßig schwebenden Gate-Elektrode 1.
    •
  • Die Aufgabe der vorliegenden Erfindung besteht darin, eine EEPROM-Flash-Speichervorrichtung zu schaffen, bei der ein übergangs-Durchbruch während des Löschens der programmierten Daten vermieden wird, bei der während eines Löschvorgangs kein Über-Löschen auftritt, deren Herstellung anspruchslos und deren Nutzen groß ist.
  • Diese Aufgabe wird durch eine EEPROM-Flash-Speicherzelle nach Anspruch 1 und ein Verfahren zum Bilden einer EEPROM-Flash-Speichervorrichtung nach Anspruch 9 gelöst.
  • Die vorliegende Erfindung schafft eine neue EEPROM-Flash-Zellstruktur, bei der die programmierte Zelle nicht durch Elektronen-Tunneln vom potentialmäßig schwebenden Gate zur Source, sondern durch Elektronen-Tunneln vom potentialmäßig schwebenden Gate zum Lösch-Gate gelöscht wird, wodurch es möglich wird, ein dickes Gate-Oxid (16 bis 46 nm) zu verwenden, das mit dem der standardmäßigen EPROM-Technologie vergleichbar ist.
  • Es ist daher ein Ziel der vorliegenden Erfindung, eine EEPROM Flash-Speicherzelle, eine EEPROM-Flash-Speichervorrichtung, die aus solchen Speicherzellen besteht, und ein Verfahren zum Bilden derselben zu schaffen, in dem eine Lösch-Elektrode zwischen den Flash-Speicherzellen in der Richtung, die die Wortlinie kreuzt, angeordnet ist, so daß die Lösch-Elektrode zumindest mit einer Seite des potentialmäßig schwebenden Gates über eine Isolationsschicht Kontakt hat, wodurch die Elektronen während eines Löschvorgangs durch die Isolationsschicht getunnelt werden.
  • Die potentialmäßig schwebende Gate-Elektrode, das Steuer-Gate und die Lösch-Elektrode können durch die Verwendung von Polysilizium gebildet sein. Die Gate-Isolationsschicht kann aus einem Siliziumoxid-Film bestehen, während die Zwischen-Isolationsschicht als aufgeschichtete ONO-Schicht (Siliziumoxid – Siliziumnitrid – Siliziumoxid) vorgesehen sein kann. Die Tunnel-Isolationsschicht kann einen guten Tunneleffekt ergeben, wenn sie durch die thermische Oxidation von Polysilizium gebildet wird, obwohl die Dicke der Tunnel-Isolationsschicht groß sein kann, vorzugsweise 20 bis 50 nm.
  • Die potentialmäßig schwebende Gate-Elektrode kann in einer Dicke von 100 bis 200 nm abgeschieden sein, das Steuer-Gate in einer Dicke von 300 nm und die Lösch-Elektrode in einer Dicke von 2000 bis 400 nm. Die Gate-Isolationsschicht kann in einer Dicke von 15 bis 40 nm gebildet sein. Die wirksame Oxidschicht der Zwischen-Isolationsschicht ist in einer Dicke von 15 bis 40 nm vorgesehen.
  • Ferner sind die Source und das Drain in einer ersten Rich tung angeordnet. Die potentialmäßig schwebenden Gate-Elektroden sind zwischen den Paaren der Sourcen und der Drains derart angeordnet, daß die potentialmäßig schwebende Gate-Elektrode dem Kanal gegenüberliegt und über der Gate-Isolationsschicht zwischen der Source und dem Drain angeordnet ist. Ferner ist die Steuer-Gate-Elektrode über der potentialmäßig schwebenden Gate-Elektrode auf der anderen Seite der Zwischen-Isolationsschicht in einer zweiten Richtung, die die erste Richtung kreuzt, angeordnet. Ferner ist die Lösch-Elektrode in der ersten Richtung angeordnet.
    •
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
  • 1 die Anordnung der herkömmlichen EEPROM-Flash-Speichervorrichtung;
  • 2A eine Schnittdarstellung entlang der Linie A-A' von 1;
  • 2B eine Schnittdarstellung entlang der Linie B-B' von 1;
  • 3 die Anordnung der EEPROM-Flash-Speichervorrichtung gemäß der vorliegenden Erfindung;
  • 4A eine Schnittdarstellung entlang der Linie C-C' von 3;
  • 4B eine Schnittdarstellung entlang der Linie D-D' von 3;
  • 4C eine Schnittdarstellung entlang der Linie E-E' von 3; und
  • 5(a) bis 5(f) Teilschnittdarstellungen entlang der Linie D-D' von 3, um das bevorzugte Ausführungsbeispiel des Bildungsverfahrens gemäß der vorliegenden Erfindung darzustellen.
  • 3 stellt die Anordnung der EEPROM-Flash-Speichervorrichtung gemäß der vorliegenden Erfindung dar. 4A ist eine Schnittdarstellung entlang der Linie C-C' von 3. 4B ist eine Schnittdarstellung entlang der Linie D-D' von 3. 4C ist eine Schnittdarstellung entlang der Linie E-E' von 3. Die 5(a) bis 5(f) sind Teilschnittdarstellungen entlang der Linie D-D' von 3, um das bevorzugte Ausführungsbeispiel des Bildungsprozeßes gemäß der vorliegenden Erfindung darzustellen.
  • Die Flash-Speicherzelle gemäß der vorliegenden Erfindung ist derart aufgebaut, daß eine Mehrzahl von Sourcen 35 und Drains 36 in einer ersten Richtung angeordnet sind. Eine potentialmäßig schwebende Gate-Elektrode 33 ist zwischen der Source und dem Drain angeordnet. Eine Mehrzahl von Steuer-Gate-Elektroden 37 (Wortlinie) sind über der potentialmäßig schwebenden Gate-Elektrode 33 und in einer zweiten Richtung angeordnet. Die zweite Richtung kreuzt die erste Richtung.
  • Eine Mehrzahl von Lösch-Elektroden 31 sind zwischen den potentialmäßig schwebenden Gate-Elektroden der Zellen in der ersten Richtung derart angeordnet, daß sich die Lösch-Elektroden teilweise (kreuzweise schraffierter Bereich) mit den potentialmäßig schwebenden Gate-Elektroden überlappen.
  • Die Lösch-Elektrode 31 trifft auf der anderen Seite einer dünnen Isolationsschicht 38 auf die gegenüberliegende Seite 33-1 der potentialmäßig schwebenden Gate-Elektrode. Abhängig von den Abweichungen, die während des Bildungsprozeßes auftreten, trifft die Lösch-Elektrode mit beiden Seiten oder der linken oder rechten Seite auf die potentialmäßig schwebende Gate-Elektrode. In den Zeichnungen verweist das Bezugszeichen 40 auf ein Halbleitersubstrat. Das Bezugszeichen 41 verweist auf eine Feld-Isolationsschicht.
  • Die 5(a) bis 5(f) sind die Teilschnittdarstellungen entlang der Linie D-D' von 3, um das Bildungsverfahren der vorliegenden Erfindung zu zeigen.
  • Wie in 5(a) gezeigt ist, werden zuerst ein Feld-Gebiet 41 und ein Element-Gebiet (oder aktives Gebiet) 42 getrennt auf einem Halbleitersubstrat gebildet. Dann wird eine Gate-Isolationsschicht 43 gebildet. Daraufhin wird eine Polysiliziumschicht 44 als eine Leitungsschicht für die potentialmäßig schwebende Gate-Elektrode darauf abgeschieden. Hierauf wird ein Teil davon durch das Verwenden von FotoätzVerfahren weggeätzt, um eine Mehrzahl von Mustern eines Streifentyps in der ersten Richtung (bezogen auf das Bezugszeichen 33 von 4A) zu bilden.
  • Danach wird eine Zwischen-Isolationsschicht 45 abgeschieden. Auf diese werden nacheinander eine Polysiliziumschicht 46 und eine oberer Isolationsschicht 47 abgeschieden, um als Leitungsschichten für das Steuer-Gate zu dienen.
  • Dann wird Siliziumoxid mit einer Dicke von 700 nm aufgewachsen, um als eine Isolationsschicht für das Feld-Gebiet zu dienen. Siliziumoxid in einer Dicke von 15 bis 40 nm wird aufgewachsen, um als Gate-Isolationsschicht zu dienen. Dann wird Polysilizium in einer Dicke von 100 nm bis 300 nm abgeschieden, um eine Leitungsschicht für die potentialmäßig schwebende Gate-Elektrode zu bilden. Danach werden Störstellen durch das Verwenden eines Ionen-Implantationsverfah rens oder eines in-situ-Dotierverfahrens dotiert. Eine Zwischen-Isolationsschicht wird in der Form der ONO-aufgeschichteten Schicht 45 geschaffen. Die effektive Dicke dieser aufgeschichteten Schicht beträgt etwa 15 bis 40 nm. Ferner wird das Polysilizium 46 in einer Dicke von etwa 300 nm abgeschieden, um die Leitungsschicht für das Steuer-Gate zu bilden. Das Dotierverfahren ist hier das gleiche wie für das Polysilizium der potentialmäßig schwebenden Gate-Elektrode. Dann wird eine CVD-Oxidschicht 47 (CVD = Chemical Vapour Deposition = Chemische Dampf-Abscheidung) in einer Dicke von etwa 300 nm abgeschieden, um eine obere Isolationsschicht zu bilden.
  • Nach der Vollendung des oben genannten Verfahrens wird das Steuer-Gate durch das Verwenden des Fotoätz-Verfahrens, wie in 5(b) gezeigt ist, festgelegt. Danach werden die obere Isolationsschicht 47 und die Steuer-Gate-Polysiliziumschicht 46 geätzt, indem die Zwischen-Isolationsschicht 45 als eine Ätz-Stopschicht verwendet wird, wodurch eine Steuer-Gate-Elektrode 46' in die zweite Richtung gebildet wird.
  • Hierauf wird eine CVD-Oxidschicht, wie in 5(c) gezeigt ist, in einer Dicke von etwa 300 nm abgeschieden. Danach wird eine Rückätzung durchgeführt, um eine Seitenwand-Isolationsschicht 48 des Steuer-Gates zu bilden.
  • Dann wird die Polysiliziumschicht 44 für das potentialmäßig schwebende Gate, wie in 5(d) gezeigt ist, geätzt, indem die Seiten-Isolationsschicht 48 und die obere Isolationsschicht 47' des Steuer-Gates als Maske verwendet werden, wodurch eine potentialmäßig schwebende Gate-Elektrode 50 gebildet wird. Dann wird durch Ionen-Implantieren eine hohe Störstellen-Konzentration erzeugt.
  • Danach wird, wie in 5(e) gezeigt ist, ein thermisches Oxidationsverfahren durchgeführt. Folglich wird eine Tunnel-Isolationsschicht (Oxid) auf dem exponierten Abschnitt 50-1 der potentialmäßig schwebenden Gate-Elektrode 50 in einer Dicke von 20 bis 50 nm aufgewachsen. Die implantierten Ionen werden diffundiert und ausgekühlt, um eine gemeinsame N+-Source-Leitung 53 und ein Source-Drain-Gebiet (36 in 4C) zu bilden. Über diesen Schichten wird eine dicke Oxidschicht mit einer Dicke von etwa 100 nm gebildet.
  • Die Tunnel-Isolationsschicht ist hier ein Siliziumoxid-Film, der durch das thermische Oxidieren von Polysilizium gebildet wird. Deshalb können Elektronen gut getunnelt werden.
  • Danach wird Polysilizium in einer Dicke von 200 bis 400 nm abgeschieden, um eine Lösch-Elektrode zu bilden. Anschließend wird eine Strukturierung durchgeführt, indem ein Fotoätz-Verfahren verwendet wird, um eine Mehrzahl von Lösch-Elektroden 55 in der Richtung, die senkrecht zum Steuer-Gate 46' (die erste Richtung) ist, zu bilden.
  • Hierauf wird die Lösch-Elektrode 55 isoliert. Dann wird die Vorrichtung durch das Verwenden der üblichen Verfahren vollendet.
  • Wenn die Speicherzellen der vorliegenden Erfindung, die wie oben beschrieben aufgebaut sind, programmiert werden, wird dem Steuer-Gate und der Source oder dem Drain eine hohe Spannung zugeführt, so daß heiße Elektronen in dem Kanal gebildet werden, und die heißen Elektronen, die somit gebildet sind, in dem potentialmäßig schwebenden Gate eingefangen werden, nachdem sie durch das Gate-Oxid getreten sind, wodurch eine Programmierung erreicht wird.
  • Beim Schreiben wird z.B. eine Spannung von 7 bis 8 V zwischen der Source und dem Drain zugeführt. Eine Spannung von 12–13 V wird dem Steuer-Gate zugeführt, so daß heiße Elektronen im Kanal zwischen der Source und dem Drain erzeugt werden. Diese heißen Elektronen werden, angezogen durch das elektrische Feld, das durch die Spannung besteht, dem Steuer-Gate zugeführt. Entsprechend treten die Elektronen durch die Gate-Isolationsschicht, um in das potentialmäßig schwe bende Gate injiziert zu werden.
  • Somit wird das potentialmäßig schwebende Gate mit negativen Ladungen aufgeladen, was zur Folge hat, daß die Schwellenspannung des Transistors erhöht wird. Deshalb kann der Transistor nicht durch die normale Steuer-Gate-Spannung eingeschaltet werden und der Transistor bleibt deshalb während des normalen Betriebs ausgeschaltet.
  • Beim Löschen wird der Lösch-Elektrode und dem Steuer-Gate eine hohe positive Spannung zugeführt. Das Drain und die Source liegen auf Masse, so daß die Elektronen, die in dem potentialmäßig schwebenden Gate eingefangen werden, aus der Lösch-Elektrode durch die Tunnel-Oxidschicht 52 entkommen, wodurch die programmierten Informationen gelöscht werden. Das heißt, daß die negativen Ladungen, die im potentialmäßig schwebenden Gate gespeichert sind, zerstreut werden. Als Folge wird die Schwellenspannung des Transistors gesenkt.
  • Gemäß der vorliegenden Erfindung, wie oben beschrieben wurde, ist eine Lösung für das Problem gegeben, das darin besteht, daß ein Übergangs-Durchbruch in der Source 12 auftritt, wenn die programmierten Daten gelöscht werden. Ferner ist eine Lösung für das Problem gegeben, das darin besteht, daß heiße Löcher, die während einer Löschoperation Energie aus dem elektrischen Feld in dem tiefen Verarmungsgebiet in der Source empfangen haben, in die Gate-Isolationsschicht injiziert werden und dort eingefangen werden, wodurch der Tunnelstrom drastisch anwächst. Ferner ist eine Lösung für das Problem gegeben, das darin besteht, daß die Schwellenspannung wegen der Existenz der oben erwähnten heißen Löcher zu stark verschoben wird. Außerdem besteht keine Notwendigkeit, das dünne Tunnel-Oxid (etwa 0 bis 10 nm) für das Gate-Oxid zu verwenden, da der Löschvorgang durchgeführt wird, indem die Elektronen vom potentialmäßig schwebenden Gate zum Lösch-Gate getunnelt werden, was merklich hilft, den Nutzen zu erhöhen.

Claims (14)

  1. EEPROM-Flash-Speicherzelle, aufweisend folgende Merkmale: einer Source (35) und einem Drain (36), die in einer ersten Richtung angeordnet sind; eine potentialmäßig schwebende Gate-Elektrode (33; 50), die zwischen der Source (35) und dem Drain (36) angeordnet ist, wobei die potentialmäßig schwebende Gate-Elektrode (33; 50) gegenüber einem Kanal (42) über der Gate-Isolationsschicht (43) und zwischen der Source (35) und dem Drain (36) liegt; und eine Steuer-Gate-Elektrode (37; 46'), die über der potentialmäßig schwebenden Gate-Elektrode (33; 50) auf der anderen Seite der Zwischen-Isolationsschicht (45) liegt und in einer zweiten Richtung angeordnet ist, wobei die zweite Richtung senkrecht zur ersten Richtung ist, wobei die EEPROM-Flash-Speicherzelle ferner folgendes Merkmal aufweist: eine Lösch-Elektrode (31), welche zumindest eine Seite der potentialmäßig schwebenden Gate-Elektrode (33; 50) an zumindest einem oder mehreren Punkten derselben über eine Tunnel-Isolationsschicht (52), die in der ersten Richtung angeordnet ist, kontaktiert, wobei die Lösch-Elektrode (31) in einer Richtung senkrecht zu der Steuer-Gate-Elektrode (37; 46') angeordnet ist.
  2. EEPROM-Flash-Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die potentialmäßig schwebende Gate-Elektrode (33; 50), das Steuer-Gate (37; 46') und die Lösch-Elektrode (31) aus Polysilizium bestehen.
  3. EEPROM-Flash-Speicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Gate-Isolationsschicht (43) aus Siliziumoxid besteht, und daß die Zwischen-Isolationsschicht (45) aus einer ONO-Schicht (45) besteht, die in der Form Siliziumoxid – Siliziumnitrid – Siliziumoxid aufeinander geschichtet ist.
  4. EEPROM-Flash-Speicherzelle nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Tunnel-Isolationsschicht (52) aus einer Siliziumoxidschicht besteht, die durch das thermische Oxidieren von Polysilizium gebildet ist.
  5. EEPROM-Flash-Speicherzelle nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß sich die Lösch-Elektrode (31) mit den beiden Seiten der potentialmäßig schwebenden Gate-Elektrode (33; 50) überlappt.
  6. EEPROM-Flash-Speicherzelle einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Gate-Isolationsschicht (43) aus Siliziumoxid besteht, daß die Zwischen-Isolationsschicht (45) aus einer aufgeschichteten ONO-Schicht besteht, und daß die Tunnel-Isolationsschicht (52) aus einer Silizi umoxidschicht besteht, die durch das thermische Oxidieren von Polysilizium gebildet ist.
  7. EEPROM-Flash-Speicherzelle nach Anspruch 6, dadurch gekennzeichnet, daß die Tunnel-Isolationsschicht (52) eine Dicke von 20 bis 50 nm aufweist.
  8. EEPROM-Flash-Speicherzelle nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die potentialmäßig schwebende Gate-Elektrode (33; 50) eine Dicke von 100 bis 300 nm aufweist, daß die Steuer-Gate-Elektrode (37; 46') eine Dicke von ungefähr 300 nm aufweist, daß die Lösch-Elektrode (31) eine Dicke von 200 bis 400 nm aufweist, daß die Gate-Isolationsschicht (43) eine Dicke von 15 bis 40 nm aufweist, und daß die Zwischen-Isolationsschicht (45) eine effektive Oxiddicke von 15 bis 40 nm aufweist.
  9. Verfahren zum Bilden einer EEPROM-Flash-Speichervorrichtung auf einem Halbleitersubstrat (40), aufweisend folgende Schritte: (1) Bilden eines Feld-Gebietes (41) und eines Elementgebietes (42) in einer getrennten Form über einem Halbleitersubstrat (40), Bilden einer Gate-Isolationsschicht (43), und Bilden Mehrzahl von Mustern eines Streifentyps einer Leitungsschicht (44) der potentialmäßig schwebenden Gate-Elektrode (33; 50) in einer ersten Richtung; (2) Abscheiden einer Zwischen-Isolationsschicht (45), und Bilden einer Steuer-Gate-Leitungsschicht (46) und einer oberen Isolationsschicht (47) in der oben angeführten Reihenfolge; (3) Festlegen einer Steuer-Gate-Elektrode (37; 46'), und Ätzen der oberen Isolationsschicht (47) und der Steuer-Gate-Leitungsschicht (46) durch das Verwenden der Zwischen-Isolationsschicht (45) als eine Ätz-Stopschicht, um eine Steuer-Gate-Elektrode (37; 46') in einer zweiten Richtung zu bilden; (4) Abscheiden einer Isolationsschicht, und Rückätzen der Isolationsschicht, um eine Seitenwand-Isolationsschicht (48) auf den Seitenwänden der Steuer-Gate-Elektrode (37; 46') zu bilden; (5) Ätzen der Leitungsschicht (44) des potentialmäßig schwebenden Gates (33; 50) durch das Verwenden der oberen Isolationsschicht (47) und der Seitenwand-Isolationsschicht (48) des Steuer-Gates (37; 46') als eine Maske, um eine potentialmäßig schwebende Gate-Elektrode (33; 50) zu bilden; (6) Ionen-Implantieren einer hohen Störstellen-Konzentration, und Durchführen eines thermischen Oxidationsverfahrens, um eine Tunnel-Isolationsschicht (52) auf das exponierte Gebiet der potentialmäßig schwebenden Gate-Elektrode (50) aufzuwachsen, und Bilden einer gemeinsamen N+-Source-Leitung (53) und der jeweiligen Drain-Gebiete (36) durch die Diffusion der implantierten Ionen; (7) Abscheiden einer Lösch-Elektroden-Leitungsschicht (55), und Durchführen eines Fotoätz-Verfahrens, um eine Lösch-Elektrode (31) zu bilden, wobei die Lösch-Elektrode (31) die potentialmäßig schwebende Gate-Elektrode (50) an einem oder mehreren Punkten über die Tunnel-Isolationsschicht (52) kontaktiert und in der ersten Richtung angeordnet ist, und wobei die Lösch-Elektrode (31) in einer Richtung senkrecht zu der Steuer-Gate-Elektrode (37; 46') angeordnet ist.
  10. Verfahren zum Bilden einer EEPROM-Flash-Speichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Gate-Isolationsschicht (43) bis zu einer Siliziumoxid-Dicke von 15 bis 40 nm aufgewachsen wird, und daß die Tunnel-Isolationsschicht (52) eine Siliziumoxid-Dicke von 20 bis 50 nm aufweist.
  11. Verfahren zum Bilden einer EEPROM-Flash-Speichervorrichtung nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Leitungsschicht (44) der potentialmäßig schwebenden Gate-Elektrode (33, 50) durch das Abscheiden von Polysilizium in einer Dicke von 100 bis 300 nm und durch Ionen-Implantieren von Störstellen oder durch Dotieren mit einem in-situ-Verfahren geformt wird.
  12. Verfahren zum Bilden einer EEPROM-Flash-Speichervorrichtung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß die Zwischen-Isolationsschicht (45) als eine aufgeschichtete ONO-Schicht (45) vorgesehen ist, wobei ihre effektive Oxiddichte 15 bis 40 nm beträgt.
  13. Verfahren zum Bilden einer EEPROM-Flash-Speichervorrichtung nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, daß die Steuer-Gate-Leitungsschicht (46) durch das Abscheiden von Polysilizium in einer Dicke von ungefähr 300 nm und durch Ionen-Implantieren von Störstellen oder durch Dotieren mit einem in-situ-Verfahren gebildet wird.
  14. Verfahren zum Bilden einer EEPROM-Flash-Speichervorrichtung nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, daß die Lösch-Elektroden-Leitungsschicht (55) durch das Abscheiden von Polysilizium in einer Dicke von 200 bis 400 nm gebildet wird, und daß eine Mehrzahl von Lösch-Elektroden (31) in einer Richtung, die senkrecht zu der Richtung der Steuer-Gate-Leitung (37; 46) ist, gebildet wird.
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