JPS62254468A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPS62254468A JPS62254468A JP9882186A JP9882186A JPS62254468A JP S62254468 A JPS62254468 A JP S62254468A JP 9882186 A JP9882186 A JP 9882186A JP 9882186 A JP9882186 A JP 9882186A JP S62254468 A JPS62254468 A JP S62254468A
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- gate electrode
- electrode
- floating gate
- voltage
- erasing
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- 239000000758 substrate Substances 0.000 claims abstract description 7
- 230000002093 peripheral effect Effects 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 3
- 238000007599 discharging Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電気的に書き込み、消去を容易に行える浮遊
ゲート型半導体不揮発性メモリに関する。
ゲート型半導体不揮発性メモリに関する。
この発明は浮遊ゲート型半導体不揮発性メモリにおいて
、浮遊ゲート電極中に電子を注入する時に前記浮遊ゲー
ト電極の電位を制御する制御ゲート電極に印加する電圧
値と前記浮遊ゲート電極中の電子を放出する時に前記消
去電極に印加する電圧値とを同一にすることにより、前
記半導体不揮発性メモリの周辺回路を簡略化したもので
ある。
、浮遊ゲート電極中に電子を注入する時に前記浮遊ゲー
ト電極の電位を制御する制御ゲート電極に印加する電圧
値と前記浮遊ゲート電極中の電子を放出する時に前記消
去電極に印加する電圧値とを同一にすることにより、前
記半導体不揮発性メモリの周辺回路を簡略化したもので
ある。
第２図に、従来の半導体不揮発性メモリの断面図を示す
、従来の半導体不揮発性メモリの構造をＮチャネル型の
メモリの場合について説明する。
、従来の半導体不揮発性メモリの構造をＮチャネル型の
メモリの場合について説明する。
Ｐ型半導体基板２１の表面にＮ″領域ソース領域２２と
ドレイン領域２３があり、ゲート酸化膜２４を介して浮
遊ゲート電極２５が設けられている。前記浮遊ゲート電
極２５上には絶縁１１２６を介して制御ゲート電極２７
、薄い酸化膜２８を介して消去電極２９がある。
ドレイン領域２３があり、ゲート酸化膜２４を介して浮
遊ゲート電極２５が設けられている。前記浮遊ゲート電
極２５上には絶縁１１２６を介して制御ゲート電極２７
、薄い酸化膜２８を介して消去電極２９がある。
次に、浮遊ゲート電極２５へ電子を注入（以下書き込み
と呼ぶ）する方法について説明する。
と呼ぶ）する方法について説明する。
制御ゲート電極２７及びドレイン領域２３に高電圧を印
加してチャネル領域中で生成されたホットエレクトロン
をゲート酸化膜２４に通して浮遊ゲート電極２５に注入
する。
加してチャネル領域中で生成されたホットエレクトロン
をゲート酸化膜２４に通して浮遊ゲート電極２５に注入
する。
電子が蓄積された浮遊ゲート電極２５から電子を放出す
る場合（以下消去と呼ぶ）、浮遊ゲート電極２５に対し
て消去電極２９に高電圧ｖ０を印加し、ファウラー・ノ
ードハイム電流によって浮遊ゲート電極２５から消去電
極２９に電子を放出する。
る場合（以下消去と呼ぶ）、浮遊ゲート電極２５に対し
て消去電極２９に高電圧ｖ０を印加し、ファウラー・ノ
ードハイム電流によって浮遊ゲート電極２５から消去電
極２９に電子を放出する。
従来の半導体不揮発性メモリにおいて書き込み時に制御
ゲート電極２７に印加する電圧ＶＣＳが、消去時に消去
電極２９に印加する電圧ＶｇＧ−２０Ｖに比べ、数Ｖ高
く、両者が異なっていた。そのため、半導体不揮発性メ
モリの周辺回路が複雑であるという欠点を有していた。
ゲート電極２７に印加する電圧ＶＣＳが、消去時に消去
電極２９に印加する電圧ＶｇＧ−２０Ｖに比べ、数Ｖ高
く、両者が異なっていた。そのため、半導体不揮発性メ
モリの周辺回路が複雑であるという欠点を有していた。
上記問題点を解決するために書き込み時、ｖｃｅ（＞２
０Ｖ）で与えられる浮遊ゲーム電極電圧ＶＦＧが、制御
ゲート電極と浮遊ゲート電極の間の容量を増加させるこ
とによってＶ ｃｃ ＝ ２０ Ｖで与えられるように
し、そのＶｃｅ”２０Ｖが消去時の消去電極電圧Ｖ□−
２０Ｖと同一の電圧値とする。
０Ｖ）で与えられる浮遊ゲーム電極電圧ＶＦＧが、制御
ゲート電極と浮遊ゲート電極の間の容量を増加させるこ
とによってＶ ｃｃ ＝ ２０ Ｖで与えられるように
し、そのＶｃｅ”２０Ｖが消去時の消去電極電圧Ｖ□−
２０Ｖと同一の電圧値とする。
上記のように半導体不揮発性メモリの書き込み時のＶ
ｃａ −２０Ｖ、消去時のＶ。＠−２０Ｖと同一の電圧
値とすることによって半導体不揮発性メモリの周辺回路
を簡略化することができる。
ｃａ −２０Ｖ、消去時のＶ。＠−２０Ｖと同一の電圧
値とすることによって半導体不揮発性メモリの周辺回路
を簡略化することができる。
以下、本発明を実施例を用いて説明する。第１図は、本
発明の第１の実施例の半導体不揮発性メモリの断面図を
示すものである０本発明の半導体不揮発性メモリの構造
をＮチャネル型の場合について説明する。
発明の第１の実施例の半導体不揮発性メモリの断面図を
示すものである０本発明の半導体不揮発性メモリの構造
をＮチャネル型の場合について説明する。
Ｐ型半導体基板ｌの表面にＮ″領域ソース領域２とドレ
イン領域３があり、ゲート酸化膜４を介して浮遊ゲート
電極５が設けられている。前記浮遊ゲート電極５上には
絶縁膜６を介して制御ゲート電極７、薄い酸化膜８を介
して消去電極９がある。
イン領域３があり、ゲート酸化膜４を介して浮遊ゲート
電極５が設けられている。前記浮遊ゲート電極５上には
絶縁膜６を介して制御ゲート電極７、薄い酸化膜８を介
して消去電極９がある。
次に、第１図の半導体不揮発性メモリの書き込み（浮遊
ゲート電極５へ電子を注入する）時の電気的な回路を模
式的に示すと、第３図の如くなり、浮遊ゲート電極５の
電圧ＶＦＧと制御ゲート電極７の電圧ｖ０の間には下記
式に示すような関係があＣｖ Ｃｒ ＣＴ ＝ａＣｔ ＋Ｑ、＋Ｃ３−・・−・ Ｔ２）こ
こで、Ｃ８は基ｔ７ｉ １と浮遊ゲート電極５の間の容
量、Ｃ８は浮遊ゲート電極５と制御ゲート電極７の間の
容量、Ｃ５はドレイン領域３と浮遊ゲ■＋１はドレイン
電圧を示す。
ゲート電極５へ電子を注入する）時の電気的な回路を模
式的に示すと、第３図の如くなり、浮遊ゲート電極５の
電圧ＶＦＧと制御ゲート電極７の電圧ｖ０の間には下記
式に示すような関係があＣｖ Ｃｒ ＣＴ ＝ａＣｔ ＋Ｑ、＋Ｃ３−・・−・ Ｔ２）こ
こで、Ｃ８は基ｔ７ｉ １と浮遊ゲート電極５の間の容
量、Ｃ８は浮遊ゲート電極５と制御ゲート電極７の間の
容量、Ｃ５はドレイン領域３と浮遊ゲ■＋１はドレイン
電圧を示す。
半導体不揮発性メモリの書き込みは浮遊ゲート電極５の
電圧ｖｒｅで決まり、ＶＦＧを実際に制御するのは制御
ゲート電極７の電圧ＶＣａである。即ち、ＶＦＧとＶＣ
Ｇ間の比例係数はＣｚ／Ｃｔである。
電圧ｖｒｅで決まり、ＶＦＧを実際に制御するのは制御
ゲート電極７の電圧ＶＣａである。即ち、ＶＦＧとＶＣ
Ｇ間の比例係数はＣｚ／Ｃｔである。
半導体不揮発性メモリの消去（浮遊ゲート電極５から電
子を放出する）は、゛消去電極９にＶ。Ｇ−２０Ｖを印
加し、浮遊ゲート電極５から電子を放出する。
子を放出する）は、゛消去電極９にＶ。Ｇ−２０Ｖを印
加し、浮遊ゲート電極５から電子を放出する。
書き込み時、従来のＶｃｅ （＞２０Ｖ）で与えるＶ２
．と同一なりＦ、を従来Ｃ２よりも大きくすることによ
り、Ｖ ＣＧ −２０Ｖで与えるようにする。従来の０
２よりも大きくするには、本実施例では制御ケート電極
５の面積を従来よりも大きくして行ったが、浮遊ゲート
電極５と制御ゲート電極７の間の絶縁膜６の膜厚を小さ
くする事によっても可能である。
．と同一なりＦ、を従来Ｃ２よりも大きくすることによ
り、Ｖ ＣＧ −２０Ｖで与えるようにする。従来の０
２よりも大きくするには、本実施例では制御ケート電極
５の面積を従来よりも大きくして行ったが、浮遊ゲート
電極５と制御ゲート電極７の間の絶縁膜６の膜厚を小さ
くする事によっても可能である。
上記のように書き込み時のＶｃａ＝２０Ｖ、消去時のＶ
ｉａ−２０Ｖと同一の電圧値とした。
ｉａ−２０Ｖと同一の電圧値とした。
第４図は、本発明の半導体不揮発性メモリの第２の実施
例である。この実施例において、第１の実施例と異なる
ところは、ドレイン領域４３と消去電極が一致している
ところである。
例である。この実施例において、第１の実施例と異なる
ところは、ドレイン領域４３と消去電極が一致している
ところである。
書き込み時は、第１の実施例と同様に制御ゲート電極４
７ニＶ ｃｃ −２０Ｖ 、 ドレイン領域４３にｖｌ
ｌを印加してチャネル領域中で生成されたホット・エレ
クトロンをゲート、酸化膜４４を通して浮遊ゲート電極
４５を注入する。
７ニＶ ｃｃ −２０Ｖ 、 ドレイン領域４３にｖｌ
ｌを印加してチャネル領域中で生成されたホット・エレ
クトロンをゲート、酸化膜４４を通して浮遊ゲート電極
４５を注入する。
消去時は、浮遊ゲート電極４５に対して消去電極と兼用
しているＮ゛型トドレイン領域４３高電圧Ｖｗｅ”２０
Ｖを印加し、ファウラー・ノードハイム電流によって浮
遊ゲート電極４５からＮ゛型トドレイン領域４３電子を
放出する。
しているＮ゛型トドレイン領域４３高電圧Ｖｗｅ”２０
Ｖを印加し、ファウラー・ノードハイム電流によって浮
遊ゲート電極４５からＮ゛型トドレイン領域４３電子を
放出する。
第２の実施例においても、浮遊ゲート電極５と制御ゲー
ト電橋７の間の容量Ｃ８を制御して書き込み時のＶｅｉ
−２０Ｖとし、消去時のＶｔｅ＝２０Ｖと同一の電圧値
とした。
ト電橋７の間の容量Ｃ８を制御して書き込み時のＶｅｉ
−２０Ｖとし、消去時のＶｔｅ＝２０Ｖと同一の電圧値
とした。
上記のように半導体不揮発性メモリの書き込み時のＶＣ
Ｓと消去時のＶ□を同一にすることにょうて周辺回路を
簡略化することができる。
Ｓと消去時のＶ□を同一にすることにょうて周辺回路を
簡略化することができる。
第１図は本発明の第１の実施例の半導体不揮発性メモリ
の断面図、第２図は従来の半導体不運発性メモリの断面
図、第３図は本発明の第１の実施例の半導体不運発性メ
モリの書き込み時の電気的な回路図、第４図は本発明の
第２の実施例の半導体不揮発性メモリの断面図である。 １・・・Ｐ型シリコン基板 ２・・・Ｎ”型ソース領域 ３・・・Ｎ０型ドレイン領域 ４・・・ゲート酸化膜 ５・・・浮遊ゲート電極 ６・・・絶縁膜 ７・・・制御ゲート電極 ８・・・薄い酸化膜 ９・・・消去電極 以上 瑠白長のキ厚肩−ｑ軍宥震主メ七りの歯墳ｍ図第２図
の断面図、第２図は従来の半導体不運発性メモリの断面
図、第３図は本発明の第１の実施例の半導体不運発性メ
モリの書き込み時の電気的な回路図、第４図は本発明の
第２の実施例の半導体不揮発性メモリの断面図である。 １・・・Ｐ型シリコン基板 ２・・・Ｎ”型ソース領域 ３・・・Ｎ０型ドレイン領域 ４・・・ゲート酸化膜 ５・・・浮遊ゲート電極 ６・・・絶縁膜 ７・・・制御ゲート電極 ８・・・薄い酸化膜 ９・・・消去電極 以上 瑠白長のキ厚肩−ｑ軍宥震主メ七りの歯墳ｍ図第２図
Claims (2)
- （１）第１導電型の半導体基板と、 前記半導体基板表面に隔てて形成された第２導電型のソ
ース・ドレイン領域と、 前記ソース・ドレイン領域間の前記半導体基板表面上に
ゲート絶縁膜を介して設けられた浮遊電極と、 前記浮遊ゲート電極上に絶縁膜を介して容量結合された
制御ゲート電極と、 前記浮遊ゲート電極と絶縁膜を介して容量結合された消
去電極とからなる半導体不揮発性メモリにおいて、 前記浮遊ゲート電極中に電子を注入する時に前記浮遊ゲ
ート電極の電位を制御する制御電極に印加する電圧値と
、 前記浮遊ゲート電極中の電子を放出する時に前記消去電
極に印加する電圧値とが同一である事を特徴とする半導
体不揮発性メモリ。 - （２）前記消去電極が、前記浮遊電極上に絶縁膜を介し
て設けられていることを特徴とする特許請求の範囲第１
項記載の半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9882186A JPS62254468A (ja) | 1986-04-28 | 1986-04-28 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9882186A JPS62254468A (ja) | 1986-04-28 | 1986-04-28 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62254468A true JPS62254468A (ja) | 1987-11-06 |
Family
ID=14229972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9882186A Pending JPS62254468A (ja) | 1986-04-28 | 1986-04-28 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62254468A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130894A (ja) * | 1993-10-28 | 1995-05-19 | Gold Star Electron Co Ltd | Ｅｅｐｒｏｍフラッシュメモリセル、メモリデバイスおよびこれらの製造方法 |
| JP2022522763A (ja) * | 2019-11-29 | 2022-04-20 | 蘇州東微半導体股▲ふん▼有限公司 | 半導体スーパジャンクションパワーデバイス |
-
1986
- 1986-04-28 JP JP9882186A patent/JPS62254468A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130894A (ja) * | 1993-10-28 | 1995-05-19 | Gold Star Electron Co Ltd | Ｅｅｐｒｏｍフラッシュメモリセル、メモリデバイスおよびこれらの製造方法 |
| JP2022522763A (ja) * | 2019-11-29 | 2022-04-20 | 蘇州東微半導体股▲ふん▼有限公司 | 半導体スーパジャンクションパワーデバイス |
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