JPS62291180A - 電気的に変更できる持久記憶浮動ゲ−トメモリデバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （産業上の利用分野） 本発明は、一般に半導体メモリデバイスに関し、より詳
細にはテレビのチャンネルセレクター及び他のそれと同
等のシステムの持久記憶メモリにおけるマイクロプロセ
ッサ−をベースとするシステム中で利用される浮動（ｆ
　Ｉｏａ　ｔｉｎｇ）ゲートタイプの電気的に変更でき
る読み出し専用メモリデバイスに関する。

（従来技術とその問題点） マイクロプロセッサ−をベースとするシステム及び関連
技術において、電気的手段により変更することのできる
読み出し専用メモリ素子の必要性が増加してきている。

そして比較的長期間（数年）その−Ｌに書かれたデータ
を保持することを可能にするが電気的手段によりそこに
含まれるデータの全て又は一部を消去し再書き込み（再
プログラム）を行う可能性を提供し、そして実質的にそ
れらを含むマイクロサーキットを「浮動ゲートアバラン
シェ型金属酸化物半導体」の略であるＦＡＭＯＳタイプ
の読み出し専用メモリにおいて必要であった照射を意図
する消去処理（最後の必然的な全プログラミングに先立
って）することにより装置から除去する必要性をなくし
たメモリ素子である。

近年では、電気的に変更できる多数の持久記憶メモリデ
バイスの製造に成功するという点にまで技術が発達して
きている。「電気的に消去可能なプログラムできる読み
出し専用メモリ」の略であるＥＥ−ＰＲＯＭ又は「電気
的に変更できるプログラム可能な読み出し専用メモリ」
の略であるＥＡ−ＰＲＯＭとしても知られるこのような
メモリデバイスを組み入れたマイクロプロセッサ−又は
システムは、従来技術のデバイスに対して、単一のバイ
トの消去と再書き込みの両者又は全ての貯蔵されたデー
タの消去を可能にするとい・う大きな利点を提供する。

このようなデバイスの基本的な集積半導体構造であるメ
モリセルは、１９８０年２月２８Ｆ１の「エレクトロニ
クス」の１１３〜１１７頁のＷ。

Ｓ、ジョンソンらによる「バイト消去可能なプログラム
特性のためのトンネル機構へノ１６−Ｊ　−ＥＥ−ＰＲ
ＯＭの信顛」という題名の報文に詳細が述べられている
「浮動ゲートトンネル酸化物」の略である所謂Ｆ　Ｌ　
ＯＴ　ＯＸセルである。この報文で著者は、多結晶シリ
コン浮動ゲート構造を利用するセルが、フォウラーーノ
ルトハイム（Ｐｏｉｖｌｅｒ−Ｎｏｒｄｈｅｉｍ）のト
ンネル機構による該浮動ゲート構造とドレーン領域に対
応する多結晶シリコンの間に酸化物の薄層を１１供する
好適な「窓部」を通して電子（又は空孔）でチャージさ
れたような構造を有していると記述している。つまり浮
動ゲート電極中のチャージを捕捉するために開発された
該機構は、一般に少なくともＩＯＭＶ／ｃｍより太きい
十分高い電界により生ずる薄い酸化物絶縁層を通る電子
（又は空孔）のトンネル効果による伝導である。

従来技術とその欠点、及び本発明の対象であるＦＬＯＴ
ＯＸセルの説明は、本明細書に添付された一連の図面を
参照することにより、より容易かつ迅速に理解されるで
あろう。

図面中、第１図は、従来タイプのＦＬＯＴＯＸメモリセ
ルの構造の概略縦断面図であり、第２図は、第１図のＦ
　Ｌ　ＯＴ　ＯＸ構造のための適切な静電結合のダイア
グラムであり、第３図は、半導体チップ上に実際に形成
された基本的なＦ　Ｌ　ＯＴ　ＯＸメモリセルの概略平
面図であり、 第４ａ図は、第３図の基本的なセルの縦断面図であり、 第４ｂ図は、本発明に従って製造された基本的なＦＬＯ
ＴＯＸセルの縦断面図を示し、第５ａ図は、第４ａ図に
示された既知のタイプのＦＬＯＴＯＸセルのプログラム
特性を示すダイアグラムであり、 第５ｂ図は、第４ｂ図に示され、本発明に従っで製造さ
れた基本的なＦＬＯＴＯＸセルのプログラム特性を示す
ダイアグラムであり、 第６図から第２０図までは、本発明のＦ　Ｌ　ＯＴ○Ｘ
セルの構造を形成するための製造プロセスの操作の順序
を示すものである。

第１図に概略的に示すように、典型的なＰ　Ｌ　０ＴＯ
Ｘセルの構成は、完全に分離され浮動ゲート電極を構成
する多結晶シリコン１の第１のレベルつまり層を含んで
いる。それば準結晶シリコン２からゲート酸化物３によ
り絶縁されている。化学蒸着（ＣＶＤ）により熱的に成
長又は付着された酸化シリコン又はそれと等価の絶縁物
の絶縁層４は、第１のレベルの多結晶シリ：１ン１を、
所謂コントロールゲート電極を構成する第２のレベルの
多結晶シリコン５から絶縁している。ＭＯＳデバイスの
ドレーン領域７に対応して、電荷をトンネル機構により
浮動ゲート１中へ移動させるための好適な窓部６がゲー
ト酸化物層３中に存在する。

該窓部に対応して、前記浮動ゲートと前記シリコンの間
の絶縁は極度に薄いトンネル酸化物８と呼ばれる酸化シ
リコン層により表され、該層の厚さは典型的には５００
から８００人の間であるｉｍ常のゲート酸化物３の厚さ
に対して、一般に１００人未満である。

Ｆ　Ｌ　ＯＴ　ＯＸメモリセルの好適な静電結合のダイ
アグラムが第２図に概略的に示されている。デバイスの
浮動ゲートを落ち着か一ロるためのポテンシャルは、外
部電極に加えられるポテンシャル値、これらのそれぞれ
との静電結合、及び貯蔵される電荷に依存する。第２図
のダイアグラムから、次の関係が導かれる。

ここでＶＦＧは浮動ゲートのポテンシャル、ＶＤ及びＣ
９はそれぞれドレーン電圧及びドレ−ンキャバンタンス
、 ＣＴＵＮはトンネル酸化物のキャパシタンス、■６及び
Ｃ６それぞれゲート電圧及びゲートキャパシタンス、 ＶＢ及びＣ６はそれぞれ基体電圧及び基体キャパシタン
ス、 ■、及びＣ３はそれぞれソース電圧及びソースキャパシ
タンス、 Ｑは浮動ゲート中に貯蔵されたチャージ、そして、 ＣＴＯＴ　＝Ｃｎ　＋ＣＴＬＩＮ　＋Ｃｃ　→−Ｃ，＋
Ｃ，である。

前記ＦＬＯＴＯＸセルの操作モードは次の通りである。

１）消去 Ｖｅ　＝Ｖｅ　、ＶＤ　＝Ｖｎ　＝Ｖｓ　＝０、従って
、ＶＦＧ　＝Ｖｃ　Ｃａ　／　ＣＴＯＴ　＋　Ｑ／　Ｃ
ＴＯＴ、そしてトンネル酸化物８中の電界は、 １　　　　　　　Ｃ，Ｑ ここでｔｈｏＸは前記トンネル酸化物８の厚さである。

２）書き込み ＶＤ　＝Ｖｏ　、Ｖｃ−Ｖｎ　−Ｖｓ　＝Ｏ、従って、
ＶＦＧ　＝ＶＤ　　（Ｃｎ　＋　ＣｔｕＮ）　／　Ｃア
。ア＋Ｑ　／　ＣＴ　Ｏｒそしてトンネル酸化物８中の
電界は、 ここでαＥ　＝　Ｃｃ　／　ＣｒｏＴ１αｗ−（ＣＤ　
＋　ＣＴＬＩＮ　）　／　Ｃｔｏｔ　と定義すると、１
）消去 ■ ２）書き込み Ｑ α、が１に近付き、α２が０に近付くと前記２つの電界
が最大になることが容易に観察される。

その中の「書き込み」及び「−消去」のためにデバイス
へ適用される電圧をできるだけ大きくする目的で、αＷ
パラメータつまりトンネルキャパシタンス と１浮動ゲート」システムの全キャパシタンス（ＣＴＯ
Ｔ　）との間の比ををできるだけ減少させることが必要
である。特にこのようなキャパシタンス比を最小にする
ための既知の技術における労力は、セルを取り囲む電界
酸化物より」−の２種の多結晶シリコンレベルのオーバ
ーラツプする区画を広げて有用な区画を犠牲にするが全
キャパシタンス（Ｃｒｏｗ）を増加させ従って集積度を
制限する手法、又はｌ・ンネルキャパシタンスの値とセ
ルのドレーン領域の値をできるだけ減少させる目的のた
めのメモリセルの代替構造（ｉｆｆｉ常より複雑である
）の要請のいずれかに向けられてきた。

１、′１ この後者のタイプの提案の例が、米国のＲＣＡコーポレ
ーションの英国特許出願第８３０６８８号及び８３０６
２９０号中に記載されている。このような提案によると
、３種のレベルの多結晶シリコンが使用され、その中の
第２のものは、第１のレベルの多結晶シリコンにより単
結晶シリコン基体から１遮蔽」されている浮動ゲート構
造を表している。第１のレベルの遮蔽多結晶シリコンを
通して正確な食刻技術により配列が区画される小さい孔
又は「窓部」は、書き込み及び消去操作のための、単結
晶シリコン基体と浮動ゲート間の必要な静電結合（つま
りトンネル効果による浮動ゲートからの及び浮動ゲート
への電荷の移動）を許容する。

より一般的には、プログラムする電圧を減少させる労力
は、製造技術の改良を通して明らかに次の方向へ向けら
れてきた。

１）トンネル酸化物区画を減少さセる（食刻的分解によ
り限定される）。

２）２種のレベルの多結晶シリコン間の絶縁厚１／Ｉ さを減少させる（絶縁層の固有の不完全さにより限定さ
れる）。

３）取り囲む電界酸化物より−にの２神の多結晶シリコ
ン層のオーバーラツプする区画を増加させる。（単位メ
モリセルの大きさをできるだけ小さく維持する必要性に
より限定される）。

従って従来タイプのＦ　Ｌ　ＯＴ　ＯＸセルに対してプ
ログラミング後に改良されたしきい電圧特性を有し、特
別に重要なステップを必要とすることがないＭＯＳタイ
プ半３万体デバイスの通常の製造技術に従ってより容易
に製造することのできるＦ　ＬＯＴＯＸセルを得る明確
な必要性又は有用性が存在する。

本発明によると、一般的にＦ　１．　ＯＴ　ＯＸセルの
名称で知られる改良された浮動ゲートタイプの半導体の
持久記↑ａメモリデバイスが従供され、それは既知の技
術に従って製造された従来タイプのデバイスのそれより
も、プログラミング後に決定的に良好なしきい電圧特性
を有している。本発明のデバイスはこのような集積デバ
イスの標準的な製造方法の節単な修正をｊｍシて都合良
く製造することができ、この修正は重要な特性を有さず
従ってこの種のデバイスの標準的な製造方法に実質的に
付加的な困難性を導入しない。

第３図は従来タイプのＦＬＯＴＯＸセルを例示する概略
平面図で、該図面中その全体が１０で示されている。第
３図の平面図に番よ、ＦＬＯＴＯＸセル自身に直列に形
成されたセレクションＭＯＳトランジスタ１１と、１２
で示された「カラム」電気接点のための区画も示されて
いる。示されている基本的なＦＬＯＴＯＸセルの活性区
画（つまり電界酸化物により被覆されていない区画）は
、そのような区画の全周に存在する厚い電界層であるＴ
字状図形１３の内部に含まれる区画である。

Ａ−Ａ線に沿った第３図の縦断面を示す第４ａ図にも見
られるように、ゲート酸化物層中に２種の別個のゾーン
がある。１４で示された酸化物のゾーンはデバイスの実
ゲート酸化物層を表している。

実際にこの領域１４では、前記酸化物が、対応するドレ
ーン領域１７　（例えばｎ＋にドープされたｌ　υ シリコン）とソース領域Ｉｆ？（例えばｎ４にドープさ
れたシリコン）間の単結晶半導体基体１６（例えばｐド
ープされたシリコン）のチャンネル領域１５に重なって
いる。前記ゲート酸化物層は、第３図において９で示し
た区画に対応して前記デバイスのドレーン領域上にも広
がっている。この酸化物区画（この点はドレーン酸化物
とも呼ばれることがある）中には、トンネル酸化物ゾー
ン８が形成されている。浮動ゲートを形成する第１のレ
ベルの多結晶シリコンは特徴的な陰影に加えて１９で示
され、２種の導電性多結晶シリコン層間の絶縁層は２０
で示され、そして最上方の層つまり集積デバイスのコン
トロールゲートを形成する第２のレベルの多結晶シリコ
ンは２１で示されている。

チャンネル区画１４に相応するゲート酸化物の絶縁層は
該デバイスの必須の要素であり、一方ドレーン領域の」
１方のゾーン９に相応する同じ絶縁層は好適な「インジ
ェクシコンー１ゾーン、つまりド・ンネル酸化物の「窓
部−１８を形成することを許容するような幾何的特性を
有する区画を擢供するという単独の目的を有している。

ゲート酸化物の絶縁層のこの第２のゾーン９に帰するこ
とのできるキャパシタンスつまり第２図のダイアダラム
中に示されたＣ、キャパシタンスは、全体的にパラシチ
ソクな特性を有し、そして前述の通り前記デバイスの浮
動ゲートとドレーン間に設定される、つまりトンネル酸
化物を通しである電圧をドレーン１７とコントロールゲ
ート２１に掛けると設定される電界の強度を減少させる
傾向がある。

２種の異なった厚さのゲート酸化物層を利用することに
より、つまり前記セルのドレーン領域から浮動ゲートを
分離する「インジェクション」ゾーンに対応して実質的
に増加した厚さを有するゲート酸化物層を有しその中に
トンネル酸化物の１窓部」が形成されることにより、前
記セルのしきい電圧特性を決定的に改良することが可能
であることが見出された。

本発明によるＦ　Ｌ　ＯＴ　ＯＸセルの構造が第４ｂ図
に示され、そこでは第３図及び第４３図中で使用された
ものと同じ数字は等価の部材を示すために使用される。

図面中に見られるように、トンネル酸化物８の厚さは第
４ａ図の既知構造のトンネル酸化物の厚さと等しく維持
されているが、ゾーン９１のゲート酸化物層はゾーン１
４　（つまり前記デバイスのチャンネル領域１５に重な
る実コントールゾーン）のそれよりも大きな厚さを有し
ている。

都合の良いことに、前記メモリセル１０と直列とされた
セレクトトランジスタ１１のゲート酸化物９″も、メモ
リセルのドレーン領域上に形成されるように同じ増加し
た厚さで形成される。実際にこのようなセレクトトラン
ジスタ１１は、本出願人による（発明者はパオロ・ピッ
ク、ティライアナ・カビイオー二及びアルフォンソ・マ
ウレリ）昭和６２年４月６日出願の特願昭６２−８４４
９４号に記載されているように、通常高いレベルの供給
電圧を受け、その厚さの増加したゲート酸化物がその降
伏特性を改良する。

例えばゾーン９のゲート酸化物の厚さをチャンネルゾー
ン１４のゲート酸化物の！常の厚さに対して２倍にする
と、結合キャパシタンス（Ｃ８）に起因する容蒙性寄４
を半分にすることができ、従ってキャパシタンス比α９
を大きく改良することができる。

好ましくは、ゲート酸化物１４が「インジェクション」
又はドレーンゾーン９において約３００人の厚さを有す
る場合には、前記酸化物層の厚さは約６００〜７００人
まで増加する。

第５ａ図及び第５ｂ図には、従来タイプのＦ　ＬＯＴＯ
Ｘメモリセルと本発明に従って修正されたＦＩ、０ＴＯ
Ｘメモリセルのそれぞれのしきい電圧特性が他の全ての
構造的パラメータを変化させずに示されている。従来の
タイプのＦ　Ｌ　ＯＴ　ＯＸセルに関連する第５ａ図の
Ａ、Ｂ及びＣの３種の特性は以下に示すテスト条件に対
応する。

本発明のＦＴ、０ＴＯＸセルに関連する第５ｂ図のＡ′
、Ｂ′、Ｃ！及びＤ″の４種の特性は次に記載するテス
ト条件に対応する。

Ｉ ｔ　υ 第５ａ図及び第５ｂ図のダイアグラムを比較することに
より確かめられるように、従来タイプのセルにより得ら
れるギャップに対して本発明のセルにおけるしきい電圧
値のギャップは決定的に大きくなっている。これは一般
に比較的低いバイアス電圧で書き込み及び消去操作を行
うことを許容する。

本発明のＦ　Ｌ○ＴＯＸセルのこのような改良された特
性は、各単一セルにより占有される区画を増加させるこ
となく、そして浮動ゲート（第１のレベルの多結晶シリ
コン）とコントロールゲート（第２のレベルの多結晶シ
リコン）又はインジェクション窓部中のトンネル酸化物
の区画との間の絶縁層の厚さを減少させることなく、つ
まり製造プロセスの臨界性を増加させることなく　（つ
まり製造収率に悪影響を及ぼすことなく）得ることがで
きる。

メモリのラインを形成するための、ｍ−のメモリゾハイ
スの、つまり基本的なＦ　＋−ＯＴＯＸセルの及びそれ
らのそれぞれのセレクト］・ランリスタの配列及び接続
は１ｍ例のものであり、それにより全ての基本的なセル
のソース領域は接地され、全てのセルのコントロールゲ
ートはプログラムラインに接続され、セレクトトランジ
スタのゲートはセレクトラインと呼ばれるラインに接続
され、種々のセレクトトランジスタのそれぞれのターミ
ナルはこのようなメモリラインの各カラムのターミナル
を表している。

全ての基本的なセルは、カラムのターミナルを接地しな
がらプログラムラインとセレクトラインの両者を十分に
高い電圧に導いて電荷を取り除かれるようにしてもよい
。

データのバイトを書き込むためには、前記プログラムラ
インは接地され、セレクトラインを高い電圧に維持しな
がら選択されたバイトのカラムをデータパターンに従っ
て上昇させ又は低下させる。

既に指摘したように、本発明のＦ　Ｌ　ＯＴ　ＯＸメモ
リセルの製造は製造方法に対する実質的な修正を必要と
しない。特に、本発明のＦＬＯＴＯＸセルの製造は、不
均一な厚さを有し、がっ低電圧の回路要素の形成のため
の残りのゾーン上の同じゲート酸化物の厚さに対して、
高電圧の回路要素の現実化のためのゾーン上の実質的に
好適に増加した厚さを有するゲート酸化物層の形成方法
を開示する前述した特願昭６２−８４４９４号に記載さ
れているような進歩したＣＭＯＳプロセス中において迅
速に行うことができる。このようなプロセスでは、アレ
イ中に配置されたメモリセルのインジェクションゾーン
（ドレーン−浮動ゲート結合ゾーン）中の増加した厚さ
のゲート酸化物の形成を決定するに十分な量だけ高電圧
回路セクションのためのゲート酸化物マスクを広げれば
十分である。

第６図から第２０図までの一連の図面を参照して以下に
説明される本プロセスの操作は、それにより本発明のメ
モリデバイスが製造される好適な方法の一例である。

予め酸化された第１のタイプの導電度の単結晶シリコン
半導体物質２２（ｉＪ１常ｐドープされた単結晶シリコ
ン）」−に、窒化シリコン層２３が付着される（第６図
）。

活性区画をフォトレジスト２４でマスクし、所謂電界注
入２５を行う（第７図）。

マスキング物質を除去した後、加工すべきウェハーを熱
処理して窒化物層２３により保護されていない区画上に
厚い電界酸化物層２６を成長させる。同時に、電界注入
ステップの間に注入されたドーパントは電界酸化物２６
の真下の領域中のシリコン中に拡散する（第８図）。

窒化シリコン層２３を除去した後、所謂ＦＬＯＴＯＸ注
入のためのフォトレジストマスク２７を前記ウェハーの
表面上に限定し、そして第２のタイプの導電度の不純物
を、デバイスのドレーン領域を表すｎ３　ドーパンＨＷ
域２８を形成するために注入（この場合ｎ導電性不純物
）する（第９図）。

マスキング物質２７を除去し、汚染物が存在しないよう
な特別に制御された条件下で前記シリコン表面に予備コ
ンディショニング操作として薄い酸化物層を成長させた
後、酸化シリコンの新しい層を所謂ゲート酸化物２９形
成のために成長させる（第１０図）。

新しいフォトレジストマスク３０を形成しかつ先行する
ステップで形成されたゲート酸化物層をフォトレジスト
で被覆されていない区画から除去する（第１１図）。

マスクキング物質の除去を行った後、前記と同じ汚染物
が存在しないような特別に制御された条件下で新しいゲ
ート酸化物を成長さセる。第１２図に見られるように、
フォトレジストマスクで前もって被覆された区画上で、
前もって存在するゲート酸化物層が、フォトレジストマ
スクにより前もって被覆されていなかった区画中のシリ
コン表面上でこのステップの間に成長する厚さと等しい
量の厚さだけ増加する。これにより活性区画（つまり電
界酸化物により限定される区画）上に異なった厚さのゲ
ート酸化物層を形成することが可能になる。

従来の製造プロセスと同じように、新しいフォトレジス
トマスク３１をトンネル区画を限定するために形成し、
このような窓部に対応して下に横たわるドレーン領域の
単結晶シリコンが露出するまで前記酸化シリコンをアタ
ックする（第１３図）。

前記マスキング物質３１を除去した後、汚染物が存在し
ないような特別に制御された条件下で極度に薄い酸化シ
リコン層３２を前記トンネル区画上に形成する（第１４
図）。

次いで第１のレベルの多結晶シリコン３３を付着させ、
その電気伝導度を増加させるために好適にドープする（
第１５図）。次いでマスク３４を第１のレベルの多結晶
シリコンを限定するために形成し、該多結晶シリコンを
アタックしてデバイスの浮動ゲート構造３３の一方向に
沿って工・ノヂを限定する（第１６図）。

前記マスキング物質３４を除去した後、酸化シリコン又
は等価の絶縁物質層３５を好ましくは化学蒸着プロセス
により成長又は付着させる（第１７図）。

新しいフォトレジストマスク３６　（マトリックスマス
クとも呼ばれる）をＦ　Ｌ　ＯＴ　ＯＸメモリセルの活
性区画の限定を完了させるために形成し、そしてマスク
により保護されていないゾーン」−で完全にそれが除去
されるまで絶縁物質層をアタックする（第１８図）、つ
まりマスク３４により前もって限定された前記エッヂの
方向に垂直な方向に沿って浮動ゲート構造を限定する。

前記マスキング物質３６を除去した後、多結晶シリコン
の第２の層３７を付着させ、その電気伝導度を増加させ
るためにドープする（第１９図）。

本プロセスは更に前記第２の多結晶シリコン層あるいは
第２のレベルの多結晶シリコン３７の」二に酸化物層を
成長させることを意図する。好適なマスクにより、前記
ウェハーのセルセクション」二だけでなく前記ウェハー
の回路セクション」二に第２のレベルの多結晶シリコン
の幾何的配置が限定され、かつ第２のレベルの多結晶シ
リコンがその」−に成長した酸化物とともにアタック特
性を改良するためにアタックされ、かつ前記２種のレベ
ルの多結晶シリコンを分離する酸化物層又は他の等価の
絶縁物質３５とともにアタックされる。

マスキング物質が除去され、新しいマスキングステップ
が行われてメモリセルを含む区画のみが露出して残され
、更に第１のレベルの多結晶シリコンのアタックが、そ
の上に成長した酸化物表面層のようなものをマスクとし
て使用しゲート酸化物へのアタックを停止するよう行わ
れる。該マスキング物質が除去され、そして単結晶シリ
コン基体が露出するまで、前記多結晶シリコンで保護さ
れなかったゾーンから前記ゲーＩ・酸化物が除去される
（第２０図）。

次いで該製造プロセスは任意のシリコンゲートＣＭＯＳ
プロセスと同じような一般的な方法で進行し、第４ｂ図
に示されるものと類似する構造が得られる。実際のとこ
ろ、該プロセスは前記単結晶シリコン基体の露出した区
画に第２のタイプの導電度のドーパントの注入を行いな
がら継続してもよく、これによりデバイスのドレーン領
域の形成、ＦＬＯＴＯＸセルに直列に形成される関連す
るセレクトＭＯＳトランジスタのソース領域及びドレー
ン領域の形成、接点及び種々の絶縁及び金属層の形成が
完了する。

その上に個々の基本的なメモリデバイスが形成されてい
る半導体物質２２は、異なったタイプの導電度の半導体
物質の基体（例えばｎドープされたシリコン）中に形成
されるある種の導電度のタイプ（ここに示された場合で
は例えばｐドープされたシリコン）の「ウェル」領域で
あってもよい。

【図面の簡単な説明】

第１図は、従来タイプのＦ　Ｌ　ＯＴ　ＯＸメモリセル
の構造の概略縦断面図、第２図は、第１図のＦＬＯＴＯ
Ｘ構造のための適切な静電結合のダイアグラム、第３図
は、半導体チップ上に実際に形成された基本的なＦＬＯ
ＴＯＸメモリの概略平面図、第４ａ図は、第３図の基本
的なセルの縦断面図、第４ｂ図は、本発明に従って製造
された基本的なＦＬＯＴＯＸセルの縦断面図、第５ａ図
は、第４ａ図に示された既知のタイプのＦＬＯＴＯＸセ
ルのプログラム特性を示すダイアグラム、第５ｂ図は、
第４ｂ図に示され、本発明に従って製造された基本的な
ＦＬ、０ＴＯＸセルのプログラム特性を示すダイアグラ
ムである。 第６．７．８．９．１０．１１．１２、Ｉ３．１４．１
５．１６．１７．１８．１９及び２０図は、本発明のＦ
　Ｌ○ＴＯＸセルの構造を形成するための製造プロセス
の操作の順序を示すものである。 ２２・・半導体物質　２３・・窒化シリコン層２４・・
フォトレジスト　２５・・注入部２６・・酸化物層　２
７・・フォトレジスト２８・・ｎ゛　ドーパント領域 ２９・・ゲート酸化物３０・・フォトレジスト３１・・
フォトレジスト ３２・・酸化シリコン層 ３３・・多結晶シリコン　３４・・マスク３５・・絶縁
物質層　３６・・フォトレジスト３７・・多結晶シリコ
ン層 Ｉ ＦＩＧＵＲハ　１ Ｄ　　　　　　　　　　　　　　　　　Ｂ　　　　　　
　　　５ＦＩＧＵＲＡ　２ ＝＜１ く１ （４１０層　町６ｏＳ （４１０△）　町５ｏＳ Ｆ’１ＧＵＲＡ　　１１ 日蝕ＪＲＡ−色 ＦＩＧＵＲＡ　　１５ ＦＩＧＵＲＡ　　１２ 日αＢＮ−胆 ＦＩＧＵＲＡ　　１６ 已区Ｂ八−■

Claims (9)

【特許請求の範囲】
1. （１）半導体物質の基体表面に形成された第２のタイプ
   の導電度の第１及び第２の領域間に含まれる第１のタイ
   プの導電度のチャンネル領域であって、該チャンネル領
   域は前記第１と第２の領域間に電流を流すことを可能に
   する半導体中の領域を提供するものであるようなチャン
   ネル領域を有する半導体物質の基体と、 それ自身が前記第１及び第２の領域間の前記チャンネル
   領域上と、前記第１又は第２の領域のうちの一つの上の
   インジェクション区画上に拡がり、前記インジェクショ
   ン区画中にインジェクション窓部を有するゲート酸化物
   層により前記半導体基体から電気的に絶縁された浮動ゲ
   ートを形成する第１のレベルの導電性物質と、 前記第１のレベルの導電性物質から絶縁されデバイスの
   コントロールゲートを形成する第２のレベルの導電性物
   質とを含んで成り、 かつ前記窓部中の絶縁層が実質的にゲート酸化物層より
   も薄いトンネル酸化物層により表される、電気的に変更
   できる浮動ゲートタイプの持久記憶半導体メモリデバイ
   スにおいて、 前記浮動ゲートと前記第１又は第２の領域のうちの適切
   な領域間であって前記インジェクション窓部の区画を除
   いた前記インジェクション区画に対応する前記ゲート酸
   化物の絶縁層が、前記チャンネル領域に対応するゲート
   酸化物層の厚さよりも大きな厚さを有していることを特
   徴とするメモリデバイス。
2. （２）インジェクション区画に対応するゲート酸化物層
   の厚さが、チャンネル領域上に存在するゲート酸化物層
   の厚さの少なくとも２倍である特許請求の範囲第１項に
   記載のデバイス。
3. （３）チャンネル領域が、第２のタイプの導電度の半導
   体物質基体中に形成される第１のタイプの導電度のウェ
   ル領域中にある特許請求の範囲第１項に記載のデバイス
   。
4. （４）第１のタイプの導電度のチャンネル領域がｐドー
   プされたシリコンであり、第２のタイプの導電度の第１
   及び第２の領域がｎ＾＋ドープされたシリコンである特
   許請求の範囲第１項に記載のデバイス。
5. （５）更に直線上に配置された複数のデバイスと半導体
   物質のチップ上のカラムを含む特許請求の範囲第１項に
   記載のデバイス。
6. （６）セレクトＭＯＳトランジスタが直列に各デバイス
   に連携されている特許請求の範囲第５項に記載のデバイ
   ス。
7. （７）直列のＭＯＳトランジスタのゲート酸化物が、浮
   動ゲートと第１及び第２のいずれかの領域の間のインジ
   ェクション区画上に存在するゲート酸化物と同じ厚さを
   有している特許請求の範囲第６項に記載のデバイス。
8. （８）ラインに属する全てのメモリデバイスのコントロ
   ールゲートが、共通してかつ単一のプログラムラインに
   接続され、かつそれぞれのセレクトトランジスタのゲー
   トの全てが共通してかつ単一のセレクトラインに接続さ
   れている特許請求の範囲第５項に記載のデバイス。
9. （９）ドレーン領域とソース領域間のチャンネル領域と
   、電気的に絶縁されかつ前記チャンネル領域とドレーン
   領域の上に位置しかつ浮動ゲートと前記ドレーン領域間
   に位置するトンネル酸化物のインジェクション窓部を通
   してトンネリング機構により電荷の移動を行うためのイ
   ンジェクション区画上にある多結晶シリコンの浮動ゲー
   トとを含んで成る浮動ゲートタイプの半導体メモリデバ
   イスの製造方法において、 ａ）前記デバイスが形成される好適な半導体物質基体の
   区画上に第１のゲート酸化物層を形成し、ｂ）前記ステ
   ップａ）の間に、該デバイスのドレーン領域と浮動ゲー
   ト間のインジェクション区画に対応して形成された酸化
   物層をマスクし、前記チャンネル領域に対応してマスク
   されていない区画上に既に形成されているゲート酸化物
   層を除去し、 ｃ）前記マスキング物質を除去し、 ｄ）前記デバイスのドレーン領域と浮動ゲート間の前記
   インジェクション区画に対応するチャンネル領域区画上
   及び存在するゲート酸化物層上に新しいゲート酸化物層
   を形成する、 各ステップを含んで成ることを特徴とするメモリデバイ
   スの製造方法。