JPS5951753B2 - 高効率の不揮発性ｅｐｒｏｍ - Google Patents

Description

【発明の詳細な説明】 本発明は不揮発性ＥＰＲＯＭ（消去及び再書き込み可能
な読み出し専用メモリ）に関するもので、更に詳細には
、各セルの書き込み及び読み出しを制御する為のフロー
テイングゲートを有するＥＰＲＯＭに関するものである
。

従来の装置を第１Ａ図に示してある。

フローテイングゲート１１４Ｆに電荷がない場合には、
該装置は通常低スレツシユホールド状態（ＶＴ＝＋１．
０Ｖ）にある。ドレイン１２０Ｄ及び制御ゲート１１４
Ｃ（典型的に、ソース電圧Ｖｓ＝０及び基板バイアス電
圧ＶＢ＝０Ｖで、ＶＤは１５Ｖ及びＶＣは２０〜２５Ｖ
）に高電圧ＶＤを印加することにより該装置を高スレツ
シユホールド状態（ＶＴ≧＋５Ｖ）にプログラム（即ち
、書き込み状態）とさせることができる。このスレツシ
ユホールド電圧間の移行は、第１Ａ図のフローテイング
ゲート１１４Ｆの下方に矢印で例示した如く、チヤンネ
ルのドレイン側ピンチオフ領域でホツトエレクトロンを
注入することにより行なわれる。この様にして注入され
たエレクトロンは、絶縁膜１２６Ｃ及び１２６Ｆで基板
及び制御ゲートから隔離されたポリシリコンのフローテ
イングゲート１１４Ｆに永久的に捕獲される。絶縁膜１
２６Ｆは、通常、約１，０００１＝−，の厚さの熱酸化
膜である。フローテイングゲート１１４Ｆ上に余分のエ
レクトロンが存在するということは、反転（又は「スレ
ツシユホールド」）電圧に達する為には電圧Ｖｃをより
高い正の電圧とすることが必要である。高スレツシユホ
ールド状態に書き込まれたセルは、読み取りサイクルの
間。が＋５Ｖである場合には導通しない。メモリアレイ
中の全てのメモリデバイスは紫外線の照射により消去可
能である。この紫外線は捕獲されたエレクトロンに十分
なエネルギを与えて、ポリシリコンのフローテイングゲ
ートからその上側又は下側のＳｉＯ２層に移動させ、基
板又はフローテイングゲートに回収させる（この現象は
内部的ホトエミツシヨンとして知られている）。一方、
フローテイングゲート及び制御ゲート又は基板間に強電
界を印加し、夫々のＳｉＯ２膜を通しｌて瞬間的に電子
的導通状態を形成しアレイを消去することも可能である
にの現象はフアウラ一・ノルトハイム導通（ＦＯｗｌｅ
ｒＮＯｒｄｈｅｉｍｃＯｎｄｕｃｔｉＯｎ）として知ら
れている）。

第１Ａ図の装置を使用するメモリアレイにおけｌる選択
的的書き込みの効率には３つの重要な要因が関与してい
る。第１に、フローテイングゲート及び制御ゲート間の
容量結合（第１Ｂ図におけるＣＯｌ）の強度がある。こ
の容量結合の強度は、これら２つのゲート間の幾何学的
オーバーラツ，プ、及び両ゲート間の絶縁膜１２６Ｃの
厚さと屈折率とに依存する。しかしながら、この絶縁膜
をあまり薄くすると、両ゲート間に短絡が生じる可能性
があり、特に「書き込み」の際に高電圧状態が存在する
場合に問題となる。第２及び第３の要因は、ソースとド
レイン間のチヤンネル長さＬ、及びチヤンネルのドーピ
ング濃度Ｐである。長さＬが短かければ短い程又濃度Ｐ
が高ければ高い程、ホツトエレクトロンの注入はより高
効率となる。しかし、長さＬが短いと、ドレインが高電
圧状態にある場合にソース１２０Ｓ及びドレイン１２０
Ｄ間にパンチスルーが発生する可能性があり、又、濃度
Ｐが高いと、高電圧状態において接合部にアバランシエ
ブレークダウン（なだれ破壊）が生じる可能性がある。
メモリアレイにおいて、これらの２つの現象は絶対的に
回避せねばならないものである。従来技術から明示的に
又は暗示的に示唆されていることは、制御ゲート１１４
Ｃ及びフローテイングゲート１１４Ｆからソース１２０
Ｓ及びドレイン１２０Ｄへの寄生容量は、セル１１０の
操作に悪影響を与えるので、自己整合技術によつてでき
るだけ小さくせねばならないということである。

フローテイングゲート１１４Ｆとドレイン１２０Ｄ間の
横方向容量Ｃ，ｌは、フローテイングゲート１１４Ｆを
ドレイン１２０Ｄ上の電位に追従させるので特に小さく
する必要がある。書き込みの際には電位Ｖ。が高い値に
あるので、アクセスされていないセルのフローテイング
ゲートとドレインとを容量Ｃｄ］で容量結合され、選択
された列上のアドレスされていない各セルは低レベルの
導通状態（約１０μＡ）を示し、これらのセルの幾つか
を多少オン状態とさせる。６４Ｋ（７）ＥＰＲＯＭ（２
５６行×２５６列）はこの影響により数ＭＡという最悪
の寄生電流を有し、この電流値はアドレスされたセルの
書き込み電流（１ｍＡ）よりも大きくなつている。

この様な大きさの電流は、データ線電圧に負荷をかけ、
又書き込み効率が減少するのでエラーを発生する恐れが
ある。この状態は「ドレイン・ターンオン」として知ら
れている。本発明は以上の点に鑑みてなされたものであ
る。

即ち、本発明に於いては、以前はＥＰＲＯＭの欠点とし
て考えられていたことを利点として使用し、ビツトセル
が読み出される場合に同じドレイン線に接続されたビツ
トセルのドレイン・ターンオンを回避することによつて
より高速の読み出しサイタルを可能とし、又読み出しの
効率及び速度を犠牲にすること無しにより能率的な書き
込みサイクルを可能とした不揮発性ＥＰＲＯＭアレイを
提供するものである。本発明装置においては、従来技術
とは反対に、ドレインとフローテイングゲート間の容量
Ｃ，ｌ（第１Ｂ図）を故意に最大として書き込み及び読
み出し効率を改善しており、又、基本的にはフローテイ
ングゲートをソース拡散領域からデカツプリングする、
即ち分離させることによつてドレイン・ターンオン状態
を回避している。更に、本装置では従米技術で以前得ら
れたものよりもより高い容量的に結合された電圧を得る
ことの可能なフローテイングゲートを提供しており、従
つて書き込みサイクルの効率を更に改善している。本発
明の再書き込み可能な不揮発性ＥＰＲＯＭセルは、ソー
ス領域とドレイン領域とを有する半導体基板を設け、か
なりの部分が前記ドレイン領域の上方に前記ドレイン領
域から絶縁されて位置され残りの部分が前記ドレイン及
びソース領域間のチヤンネル領域の１部の上方に前記チ
ヤンネル領域の１部から絶縁されて延在するフローテイ
ングゲートを設け、前記ソース及びドレイン領域間のチ
ヤンネル領域の残部とフローテイングゲート領域の上方
でそれらから絶縁されて延在する制御ゲートを設け、前
記フローテイングゲートの上方に位置しない前記制御ゲ
ート部分はフローテイングゲートの上方に位置する前記
制御ゲート部分よりもソース及びドレイン間のチヤンネ
ル領域の前記フローテイングゲートで被覆されていない
部分により近接して位置されていることに特徴を有する
ものである。

本発明では、フローテイングゲートのドレイン領域上方
に位置する部分は、従来技術のフローテイングゲート構
造と比べ、わざとより強くドレイン領域に容量的に結合
される様になつており、従づて、従来技術の結合容量で
得られる場合と比べ、フローテイングゲート電位はドレ
イン電位により近似して追従することが可能である。

一方、従来技術ではこの結合容量はできるだけ小さくし
ていた。従つて、本発明の構成に拠れば、垂直電界強度
が増加するので、セルのプログラム操作中、即ち書き込
み動作中にチヤンネルのピンチオフ領域からフローテイ
ングゲートへ移動するホツトエレクトロンを加速させる
ことができる。更に、本発明では次の様な驚くべき効果
を得ることができる。即ち、読み出し動作中にドレイン
とフローテイングゲートとの間にはより強い容量結合が
あるにも拘わらず、アクセスされていないセル中のソー
ス及び゛ドレイン間のチヤンネルはドレイン・ターンオ
ン現象によつて導通状態とされることはない。その理由
は、チヤンネル領域の１部のみがフローテイングゲート
で覆われており、一方チヤンネル領域の残りの部分は、
本装置の制御ゲートで覆われておりこの制御ゲート上の
低電位によつて非導通状態に維持されるからである。薄
い「トンネル動作」する絶縁層（例えば、二．酸化シリ
コンや窒化シリコン）を使用する本発明の１実施例に於
いては、ソース、ドレイン及び基板をゼロボルトに維持
したまま制御ゲート上の電位を低レベル（例えば、−２
０Ｖに降下させることにより容易にプログラムの書き込
みが可能であ・る。フローテイングゲート上のエレクト
ロン（Ｎチヤンネルの場合にはエンハンスメント型装置
）はフローテイングゲートから装置基板へ流出し、従つ
て特定のセルの記憶内容が消去される。特定のセルを消
去動作する場合に、約＋２０Ｖの正電圧を対応するドレ
インに印加することによつて、同じ制御ゲートを有する
その他の全てのセルから記憶電荷が放電されることを防
止している。このことは、フローテイングゲートを横切
つて基板に達する強電界が形成されることを防止し、従
つてこれらその他のフローテイングゲート上の電荷が変
化することを防止している。一方、ドレインの各々の電
圧を基板の電圧を基板の電圧に維持することによつて或
る制御ゲートと関連するすべてのフローテイングゲート
を同時に消去させることが可能である。本発明の１実施
例においては、チヤンネル領域上でフローテイングゲー
トの１部の下に薄い酸化物の領域が形成されている。

この薄い酸化物の領域は、ドレイン容量又は制御ゲート
容量を介してフローテイングゲートに比較的高電圧のパ
ルスを印加させ、エレクトロンのトンネル動作を使用し
てフローテイングゲートに再書き込みを行なうことを可
能としている。従つて、本発明は集積度の向上した不揮
発性ＥＰＲＯＭを提供することを目的とする。

本発明の別の目的とするところは、印加した書き込み電
圧に対しより高い注入電荷密度を有する不揮発性ＥＰＲ
ＯＭを提供することである。

本発明の他の目的とするところは、より高い駆動容量を
有する不揮発性ＥＰＲＯＭを提供することである。本発
明の他の目的とするところは、より効果的な注入電荷制
御を有する不揮発性ＥＰＲＯＭを提供することである。

本発明の他の目的とするところは、より効果的な注入電
荷書き込みが可能な不揮発性ＥＰＲＯＭを提供すること
である。

本発明の他の目的とするところは、より大きな読み取り
スレツシユホールド用窓を有する不揮発性ＥＰＲＯＭを
提供することである。

本発明の他の目的とするところは、印加アクセス電圧に
対しより大きな読み出し電流を有する不揮発性ＥＰＲＯ
Ｍを提供することである。

本発明の他の目的とするところは、アクセス用及び注入
電荷用に別個のチヤンネル部分を有する不揮発性ＥＰＲ
ＯＭを提供することである。

本発明の他の目的とするところは、書き込み又は読み出
しの際に低レベルの寄生電流を発生しない不揮発性ＥＰ
ＲＯＭを提供することである。本発明の他の目的とする
ところは、電気的にプログラムを書き込み又電気的に消
去することの可能な不揮発性ＥＰＲＯＭを提供すること
である。以下、添付の図面を参考に本発明の具体的実施
の態様に付き説明する。尚、以下の説明に使用する用語
中の或るものに付き次の様に定義する。Ｗｄ＝ドレイン
書き込み電圧Ｗｃ＝制御ゲート書き込み電圧 Ｖｒｃ＝制御ゲート読み出し電圧 Ｖｒｄニドレイン読み出し電圧 不揮発性ＥＰＲＯＭ２ｌＯ（第２Ａ図）はフローテイン
グゲート２１４Ｆを有し、該フローテイングゲート２１
４Ｆは、その大部分がドレイン２２０Ｄとオーバーラツ
プしてドレイン対フローテイングゲート容量Ｃｄ２を形
成しており、又ドレイン２２０Ｄに隣接するチヤンネル
部分２１８Ｆとオーバーラツプ（重畳）して容量Ｃｆ２
を形成している。

制御ゲート２１４Ｃがフローテイングゲート２１４Ｆ上
方に延在しており従来技術のセル１１０における様に容
量Ｃｃ２を形成している。しかしながら、制御ゲート２
１４Ｃは、ソース２２０Ｓに隣接するチヤンネル部分２
１８Ｃに近接して延在する部分２１４Ｃを有し、制御ゲ
ート部分２１４Ｃとチヤンネル部分２］８Ｃとの間に容
量Ｃｂ２を形成している。書き込み動作の際に、ドレイ
ン書き込み電圧Ｗｄはソース２２０Ｓからドレイン２２
０Ｄへの加速用電界を確立し、又直列結合容量Ｃｄ２及
びＣｆ２（第２Ｂ図参照）を介してフローテイングゲー
ト２１４Ｆ上の残留エレクトロンを再分布させる。ドレ
イン２２０Ｄ上に容量Ｃｄ２の１部を形成するフローテ
イングゲート２１４Ｆの部分には負の電荷が蓄積し、チ
ヤンネル部分２１８Ｆ上に容量Ｃｆ２のｌ部を形成する
フローテイングゲート２１４Ｆの部分には正の電荷が蓄
積して、チヤンネル部分２１８Ｆ内に反転領域を確立す
る。基本的に、ドレイン拡散領域２２０Ｄは第２の制御
ゲートとして使用され、書き込み電圧Ｖｗｄにれは制御
ゲート上の書き込み電圧Ｖｗｃと同時にドレインに印加
される）に応答してソース２２０Ｓとドレイン２２０Ｄ
との間に強い横方向電界を形成するのみならず、チヤン
ネル部分２１８Ｆからフローテイングゲート２１４Ｆへ
のホツトエレクトロンの注入を向上させる為に酸化物２
２６Ｆを横切つて強い縦方向の電界を形成する。制御ゲ
ート２１４Ｃに印加された制御ゲート書き込み電圧Ｗｃ
は容量Ｃｂ２を介してチヤンネル部分２１８Ｃを反転さ
せ、その際にアドレスされたセルのチヤンネル２１８を
横切つて導通路を完成する。

又、制御ゲート書き込みＶｗｃは、容量ＣＣ２によつて
絶縁膜２２６Ｃ及び２２６Ｆを横切つてフローテイング
ゲート２１４Ｆ下方のチヤンネル部分２１８Ｆ内に反転
領域を形成するのに貢献する。ソース２２０Ｓからのエ
レクトロンは、ドレイン書き込み電圧Ｖｗｄによつてチ
ヤンネル２１８の２つの反転領域に沿つて横方向に加速
される。制御ゲート書き込み電圧Ｖｗｃ及び容量Ｃｄ２
によりフローテイングゲートに接続されたドレイン書き
込み電圧Ｖｗｄによつて形成された容量Ｃｆ２を横切つ
て形成された電界２２４Ｆにより上記ホツトエレクトロ
ンの僅少部分が絶縁体２２６Ｆを横切つてフローテイン
グゲート２１４Ｆ内に注入される。ここで注意すべきこ
とは、ホツトエレクトロンの注入は基本的にはチヤンネ
ル２１８Ｆのピンチオフ領域内でのみ生じるということ
であり、即ちその注入はドレイン拡散領域から高々１μ
ｍ離れた箇所で起こるということである。このことは、
後述する如く、第３Ａ図及び第３Ｂ図に示した高集積度
アレイにおいて、偶発的な書き込み攪乱を防止する上で
特に有用な利点として使用されている。読み出し動作中
に、記憶内容Ｑｊ（フローテイングゲート２１４Ｆ上の
電荷）が書き込まれているセルは高いスレツシユホール
ドを有し、非導通状態を維持する。

しかしながら、電荷Ｑｊのないプログラムの書き込まれ
ていないセルは、より低いアクセス電圧Ｖｒｃ及びＶｒ
ｄに応答して容易に導通状態となる。従来のセル１］０
よりもセル２１０内の駆動容量が増加しているというこ
と（これは従来のセル１１０と比べ容量Ｃｄ２の値をわ
ざと大きくしていることによるものである）は、フロー
テイングゲート２１４Ｆにより高密度の電荷Ｑｊを生ぜ
しめ、又セル領域ないしアクセス電圧を対応して増加す
ることなしにチヤンネル制御を改善することができる。
直列チヤンネル制御 ２個の独立な容量Ｃｆ２及びＣｂ２によつてチヤンネル
２１８を直列制御し、部分的にアドレスしたセルを横切
つて（即ち、対応する電圧Ｖｗｃが存在せず電圧Ｖｗｄ
のみによつてアクセスされたセルを横切つて）の低レベ
ルのドレイン・ターンオン電流の発生を防止している。

Ｎチヤンネル反転は、電圧Ｖｒｃ（読み出しの際に制御
ゲート２１４Ｃに印加される読み出し電圧）によつてチ
ヤンネル部分２１８Ｃ′に、又電圧Ｖｒｄ（読み出しの
際にドレイン２２０Ｃに印加されるドレイン電圧）によ
つてチヤンネル部分２１８Ｆ内に確立されねばならない
。尚、電圧Ｖｒｃはチヤンネル電流を維持する為のもの
である。アクセスされていないセル（即ち、電圧Ｖｒｃ
もＶｒｄも印加されていないセル）及び部分的にアクセ
スされたセル（即ち、電圧Ｖｒｄのみが印加されている
セル）内においてチヤンネル２１８を横切つて表面での
パンチスルーは起こらない。

何故ならば、パンチスルーの為に必要とされる直列反転
の少なくとも１個が存在しないからである。従つ・て、
チヤンネル２１８の長さは、従来のセル１１０のパンチ
スルー限界を越えて更に短かくすることが可能である。
アクセス制御の為にチヤンネル２１８を２つの独立した
部分２１８Ｃ′及び２１８Ｆに分割するということは、
各部分において異な２つたドーパントレベルにすること
ができるという設計上の選択性を向上させている。どち
らか１方又は両方のチヤンネル部分のドーパントレベル
、従つてチヤンネル反転スレツシユホールド電圧を下げ
（又は上げ）て各設計条件に適応させること３が可能で
ある。例えば、部分２１８Ｃ′内でのスレツシユホール
ドを低下させることにより、書き込み効率に悪影響を与
えること無しに読み出しの際にセルの駆動を上げること
ができる。書き込み効率は部分２１８Ｆ内のドーピング
濃度に比例的に３依存するものである。高密度単一拡散
の実施例 ＥＰＲＯＭアレイの集積度は、隣接する拡散領域３２０
Ｌ及び３２０Ｒとの電圧関係に依存してソース又はドレ
インとして機能する単一拡散領域３４２０（第３Ａ，３
Ｂ図参照）を使用することにより増加することができる
。

アレイ３４０内の各拡散領域３２０（例えば、拡散領域
３２０Ｌ，３２０，３２０Ｒ）は、その上方にオーバー
ラツプ、即ち重畳する全てのフローテイングゲート３１
４Ｆによつて共用されるビツト線を形成する。制御ゲー
ト３１４Ａ，３１４Ｂ，３１４Ｃ等は拡散領域３２０と
直交して設けられており、任意の２つの拡散領域３２０
間のチヤンネル部分３１８Ｃ′及び３１８Ｆを介してチ
ヤンネルの導通を制御する。各拡散領域３２０は両側に
夫々チヤンネル部分３１８Ｃ′及び３１８Ｆを有する。
隣接する行間（例えば、行３１４Ａと３１４Ｃとの間）
の空間ノ３１９は分離領域であり、自己整合型チヤンネ
ルストツプ用イオン注入とそれに引き続いて長時間の酸
化を行なうことによつて、又は従来のアイソプレーナプ
ロセスの分離方法によつて形成することができる。ここ
では、最初に挙げた分離技術（即ち、チヤンネルストツ
プ用イオン注入を使用するもの）の方が望ましい。何故
ならば、アレイの集積を上げることができると共により
平坦な形状が得られるからである。又、高濃度のチヤン
ネルストツプ用ボロンのイオン注入を書き込みの際に有
効に使用することが可能である。何故ならば、爾後の高
温処理の際に、注入された不純物が分離領域からチヤン
ネル領域内に横方向拡散するので、チヤンネル端部での
チヤンネルドーピング濃度をかなり上げるからである。
従つて、チヤンネルの端部はプログラミング、即ち内容
の記憶が優先的に行なわれる領域となる。高濃度のチヤ
ンネルストツプ用イオン注入を行なうことによつてチヤ
ンネル３１８Ｆ，３１８Ｃ′の残りの部分でのチヤンネ
ルドーピングをＮチヤンネル・エンハンスメント型装置
に僅かに正の装置スレツシユホールド電圧を与えるに十
分なだけ低く保持することができる。各拡散領域３２０
は、各８行ないし１６行毎にそれと並列して設けられた
金属線３３５と導通路ないし接続線３３７を介して接続
されている。

従来のセル１１０では各２つのセル毎に接続線用開口を
必要としており、開口のない接続線があると壊滅的なア
レイ不良となつていた点に注意すべきである。一方、ア
レイ３４０における各接続線は、８個ないし１６個のセ
ルによつて共用されており、開口のない接続線があつて
もそれは単に拡散ビツト線の抵抗を多少上げるだけであ
つて、回路設計に於いて考慮に入れることができるので
壊滅的な原因とはならない。その結果、本発明に拠れば
、従来技術と比較してセルの集積度及び歩留りを向上さ
せることができる。装置実施例３１０で使用されるプロ
セスは、２重ないしは２段階ポリシリコン・プロセスで
、プロセスの初期段階に設けねばならないフローテイ△
ングゲート３１４Ｆの下方に位置するドレイン拡散領域
を必要とする。

このことは更にマスキングステツプが付加されることと
なるが、かく付加された拡散領域は、稠密な周辺回路に
使用する別のレベルの内部配線として使用することが可
能であｌる（スタンダードな自己整合プロセスではポリ
シリコンの下に拡散領域を設けることはできない。）。
次に、高集積度アレイ実施例の完全なプカセスに付き説
明する。アレイ３４０は、偶発的な書き込みや誤つた読
，み出しが起こらないことを確保する為に特別の書き込
み及び読み出し電圧条件を必要とする。

第３Ｂ図に示す如く、セルＡ２が高スレツシユホールド
電圧状態に書き込みが行なわれる場合には、列３３５（
列３３５が接続線３３７を介してトレー７領域３２０に
接続されているのでその下層ドレイン領３２０も）は＋
１５（即ち、Ｗｄ＝１５）の電圧とされ、他の全ての列
は０Ｖにされる。制御ゲート行３１４Ａは約＋２０（即
ち、Ｗｃ＝＋２０Ｖ）とされ、他の全ての行は０とされ
る。従つて、セルＡ２はホツトエレクトロンの注入を行
なうのに適合する電界条件を有し（即ち、ソース３２０
Ｌからドレイン３２０への水平方向電界、及びソース３
２０Ｌとドレイン３２０との間でゲート３１４の下方に
おいてＮチヤンネルからフローテイングゲート３１４Ｆ
への垂直方向電界）、フローテイングゲート３１４Ｆへ
の電荷注入によリプログラム化、即ち記憶内容の書き込
みが行なわれる。セルＢ２は正確なＷｄ（即ち、ドレイ
ン書き込み電圧）を有するが、制御ゲート３１４Ｂ上の
電圧が低いのでチヤンネル電流を有さない。セルＡ１は
反転したチヤンネルを有するが、ドレイン領域３３５Ｌ
及びドレイン領域３２０Ｌ上の電圧Ｗｄが低いので加速
用の水平方向電界を有していない。セルＡ２以外にはセ
ルＡ３のみが、ソース及びトレー７領域間に形成された
加速用の水平方向電界及びホツトエレクトロン注入用の
強電界で反転されたチヤンネルの両方を有する。しかし
ながら、ドレイン３２０Ｒの電圧が低ノく （０）、本
装置３１０は非対称であるので、セルＡ３のフローテイ
ングゲートはチヤンネルピンチオフ領域と重量関係にな
い。

該チヤンネルピンチオア領域は、特定の電圧条件下にお
いて、拡散領域３２０から約１μｍ離れた箇所で発生す
る。従つて、チヤンネルから注入されたホツトエレクト
ロンはフローテイングゲートＡ３上ではなく制御ゲート
３１４Ａ上に全て問題なく集積される。更に、本装置３
１０が非対称であるので、容量Ｃｆ３を横切つての電界
はセルＡ２のものよりもセルＡ３のものの方がかなり小
さい。何故ならば、セルＡ３のフローテイングゲートは
（容量Ｃｄ３を介してＯにある拡散領域３２０Ｒに接続
されており、一方セルＡ２のフローテイングゲートは＋
１５にある拡散領域３２０に容量的に接続されている。
上述した如く、本発明では装置３１０の非対称構成を有
効に利用しており、アレイ３４０の極めて高密度の注入
を可能としている。

アレイを製造するに当り、フローテイングゲート３１４
Ｆは拡散領域３２０の左側０．５乃至１．０μｍ以内に
近づかない様に注意すべきである。即ち、制御ゲート部
分３１４Ｃ下のチヤンネルは十分に長く、そのドーピン
グ濃度は適切に調節されていて隣接セルが書き込みサイ
クルにある場合にセルの偶発的な書き込みが行なわれな
い様にすべきである。セルがＣｄ３〉Ｃｃ３（この関係
は絶縁膜の厚さ、及びオーバーラツプ、即ち重畳面積を
適当に選択することにより満足される）である様に製造
されると、「書き込み」の際において電圧Ｗｃよりも電
圧Ｖｗｄが支配的となり、従つてＶｗｃ上の電圧はＶｒ
ｃと同じく＋５にすることが可能である。

このことは回路設計上の利点である。何故ならば、全部
の行デコード回路を、読み出し及び書き込みの両方の場
合に低電圧範囲で動作する様に構成することが可能だか
らである。セルＡ２を読み出すには幾つかの方法がある
。

例えば、１つの方法では、３３５Ｌのみを０Ｖとし、全
ての列３３５を＋５Ｖにさせる。そして、行線３１４Ａ
のみを＋５Ｖとしその他全ての行を０Ｖとする。セルＡ
２が低スレツシユホールド状態にあると、列３３５（ド
レイン）と３３５Ｌ（ソース）との間の直列チヤンネル
を介して列３３５をＯに向かつて放電させる。列３３５
の電圧降下は列の底部にある電荷センス増幅器で検知さ
れ、列３３５上の電圧（等価的には、ドレイン３２０上
の電圧）が＋５Ｖよりも数百ミリボルト降下した後にラ
ツチされる。セルＡ３のソース（３２０）は、その制御
ゲート電圧（３１４Ａ）から完全なトランジスタスレツ
シユホールド電圧分以上に降下することがないから、セ
ルＡ３は導通状態とはならない。セルＡ２が高スレツシ
ユホールド状態にあると、上のパラグラフに記載した条
件下では導通状態とはならず、列３３５（又は３２０）
を＋５Ｖのままに維持する。

センス増幅器は、列３３５上の電圧降下をセルＡ２と同
様の基準セルを介しての軍圧降下と比較する。本装置２
１０，３１０（夫々第２図及び第３図）では自由度が増
加しているので、回路設計者は基準セルにアレイ中のセ
ルとあまり変わらないフローテイングゲートとドレイン
間のオーバーラツプ容量Ｃｄ２を与えることができ、従
つてチツプ上に中間電圧レベルを発生する為の複雑な手
段を設けること無しに「Ｏ」及び「１」の２つの状態間
の中間レベルにセンス増幅器の動作点を設定することが
できる。尚、この様な中間電圧レベルはプロセス変動に
より敏感である場合が多い。しかしながら、書き込み及
び読み出しの上述した方法は幾つかの方法のうち単．な
る１例にしか過ぎないことに注意すべきである。アレイ
３４０内の全てのセルから記憶内容を消去するには、従
来の全てのフローテイングゲート装置に於ける様に、紫
外線照射で行なう。

しかし．ながら、別の実施例として後述する如＜、い＜
つかのプロセスを付加するだけで電気的な消去を行なう
ことも可能である。増加した分布容量 フローテイングゲート装置においては、それにＪ物理的
に結合された電圧及び容量から引き出した電圧を有する
ことが可能である。

従来の装置１１０においては、この電圧は次式で与えら
れる （第１Ｂ図参照）。上式（１）において、電荷量
ＱＦＧはフローテイングゲート上の余剰電荷（エレクト
ロンの場合は負）である。

装置１１０の典型例に対しては以下の様な値を有する。
ここで、ＣＯはその大きさがフローテイングゲート１１
４Ｆの周りの絶縁分離層の厚さ及び誘電率に依存する何
等かの単位容量である。

ＱＦＧ＝０（記憶内容が書き込まれていない状態）の場
合には、上式（１）から次の様になる。

読み出し （ＶＤ＝ ＶＧ＝５Ｖ：ＶＦＧ，，Ｏ＝３．
３Ｖ（１ａ）Ｖｓ＝ＶＢ＝０Ｖ） 書き込み（ＶＤ＝ＶＧ＝１５Ｖ：ＶＦＧ，，。

＝９．８Ｖ（１ｂ）ＶＳ＝ＶＢ＝ ０Ｖ 一方、本発明のセル２１０は次式で与えられるフローテ
イングゲート電圧を有する （第２Ｂ図参照）。

装置２１０の典型例に対しては、前述したのと同じ単位
容量Ｃ。

を使用して次の様に表わせる。Ｃｃ２＝１２Ｃ０，Ｃｆ
２＝２．５Ｃ０，Ｃｄ２＝１０Ｃ０．ここでは、ドレイ
ン上に付加的なフローテイングゲート部分があるのでＣ
ｃｌと比較してＣ。２が増加している。

チヤンネル２１８Ｆの半分だけがフローテイングゲート
２１４Ｆに結合されているのでＣ，２はＣ，ｌより小さ
くなつている。ドレインにわざとオーバーラツプさせて
あるのでＣｄ２は増加している。フローテイングゲート
２１４Ｆとドレイン間の絶縁層は単結晶シリコン上に熱
酸化成長させたものであり、従つてより薄＜することが
できるので、多結晶シリコンフローテイングゲート物質
上に成長され容量Ｃｃ２を構成する絶縁層のものよりも
より大きな単位面積当りの容量とすることができる。

フローテイングゲートはソース拡散領域とオーバーラツ
プしてはならないのでＣ，２はゼロである。ＱＦＧ＝
０の場合に、上式（２）から次の値が得られる。読み出
し（ＶＤ＝Ｖ。

＝５Ｖ：ＶＦＧ。，。＝４．５Ｖ（２ａ）Ｖ．＝ＶＢ＝
０Ｖ） 書き込み（ＶＤ＝０＝１５Ｖ：ＶＦ６２ｌＯ＝１３．５
Ｖ（２ｂ）Ｖ５＝ＶＢ＝０Ｖ） 読み出しの際に最大の駆動を得る為に、電圧ＶＦＧは出
来るだけ高くしてチヤンネル１１８又は２５１８Ｆを強
く反転させるべきである。

同一のトランジスタ・チヤンネルの幅及び長さに対し、
式（１ａ）， （２ａ）が示す如く、セル２１０はセル
１１０よりもかなり大きな駆動を有する（何故ならば、
駆動は（ＶＦ６−ｔ）２に比例するからであ１１る。但
し、，はフローテイングゲｉトのスレツシユホールド電
圧で、約＋１．０Ｖである）。同様に、書き込みの際に
最大の注入電界を得る為には、電圧ＶＦＧはできるだけ
高くすべきであり、式（１ｂ）， （２ｂ）が示す如く
、セル１１０よｌりもセル２１０の方がかなり高くなつ
ている。更に、電圧ＶＦ６２ｌＯは電圧ＶＦ６ｌｌＯよ
りも３．７Ｖだけ高いので、書き込みパルスの終りに貯
蔵される正味余剰電荷ＱＦ６は、セル１１０のものに比
ベセル２１０内には３．７Ｖの等価分だけ高くなる。換
言す！れば、「０」及び「１」状態間の電圧窓は高々３
．７に迄増加され、その結果不揮発性を改善することを
可能にしている。叙上の説明から明らかな如く、セル２
１０，３１０の改善された読み出し及び書き込み効率は
、より小型のほり高集積度の）セル、又はより低い操作
電圧とする為の基礎とすることができる。更に、単にＣ
，２成分を増加又は減少させることによりセンス増幅器
の基準セル上の電圧Ｆ６を変化させる点での設計上の柔
軟性に関し前に記載した事項は式（２）から明らかであ
る。第４図に示す如く、従来技術のＣｄ／Ｃｃの限界値
である約０．２以上に於いて、本発明の構成によればセ
ルの書き込み操作の際にフローテイングゲート上の電圧
は数ボルト分増加し、セルの読み出し操作の際に約１ボ
ルト分増加する。

従来のセルはＣｄ／Ｃｃの比が０．２以下で操作されて
いた。即ち、読み出し操作の際のフローテイングゲート
上の電圧と例えば５のドレイン電圧との間の関係は、第
４図の下の曲線の最も左側の３つの点で示される。本発
明の構成では、フローテイングゲートの電圧は５ボルト
のドレイン電圧に対し読み出し期間中に４ボルトの少し
下から５ボルトの少し下へ変化する。しかしながら、従
来の構成においては、フローテイングゲート電圧は３ボ
ルトと約３．７５ボルトとの間を変化するものであつた
。同様に、書き込み操作の場合において、従来の装置で
は、容量比Ｃｄ／Ｃｃが０．２以下の場合にフローテイ
ングゲート上の電圧は約９〜１１ボルトの間を変化して
いる。しかしながら、本発明の構成によれば、書き込み
操作の場合に、１５ボルトのドレイン電圧に対しフロー
テイングゲート電圧は約１１．５ボルト〜１４ボルトの
間を変化している。これらのより高い電圧値は、従来装
置と本発明との差異を表わしており、特に、書き込み操
作の場合における注入効率の増加及びセルの読み出し操
作の場合におけるチヤンネル相互コンダクタンスの増加
を表わしている。電気的消去 広範囲の適用において、フローテイングゲート上の電荷
ＱＦ６を消去する為に紫外線を使用することは不便であ
る。

装置２１０，３１０を修正して電気的に消去する様にす
ることが可能である。これは、フローテイングゲート２
１４Ｆと基板２１８との間の絶縁層が十分に薄く高電解
条件下においてトンネル現象による電子的導通を許容す
る小領域２１５Ｆ，３１５Ｆを付加することにより実施
可能である。トンネル現象による電流は、該小領域３１
５Ｆを横切つて印加される電界に指数的に依存する。例
えば、１０Ｖの印加電圧に対し、小領域３１５Ｆは０ｍ
Ａ／醪の電流密度の電流を流すが、８の印加電圧に対し
ては、１ｎＡ／Ｃｎｌ２の密度の電流を流すにすぎない
。本実施例においてはこの゜極めてシヤープな電界依存
性を有効に利用して非選定状態にあるセルに偶発的に書
き込みを行なつたり、消去したりすることを防止してい
る。装置２１０，３１０の場合と同様に、書き込み操作
はホツトエレクトロン注入と或る程度のトン・ネル現象
とによつて行なうことができる。装置２１０，３１０の
場合と同様に、部分的に選択されたセルにはホツトエレ
クトロン注入が起こらず、又これらのセルではトンネル
現象が起こることもない。何故ならば、電圧。及び。の
１方のみがノ書き込み用の高電圧状態にあり両方ではな
いので、電圧ＶＦ６は効果的なトンネル現象を行なう為
のスレツシユホールド電圧以下にあるからである。例え
ば、小領域２］５Ｆの厚さ及び誘電率の値から、トンネ
ル現象を得る為には電圧ＶＦ６が９Ｖ（８＝０Ｖとして
）を越えなければならないとしよう。すると、式（２）
から、 （Ｃ，２＝２Ｃ０として）書き込みをされたセ
ルはＶＦ６＝１３．５Ｖ（以前と同じ）となりトンネル
現象を起こさせるが、部分的にアタセスされたセルＶＦ
６＝６．８（ＶＯ＝１５Ｖ．Ｖ０＝０Ｖ）、又はＶＦ６
＝５．７Ｖ（ＶＯ二０Ｖ．Ｖ０＝１５Ｖ）であり、どち
らの場合にもトンネル現象を起こさせるには低過ぎる。
即ち、ここでドレイン結合容量Ｃｄ２を使用してアレイ
中の選択されたセルでの電界を増加させており、非選択
の全てのセルでの電界を制御させている。消去を行なう
には、典型的には−２０Ｖのパルスを行３１４に印加し
、全ての列拡散領域３２０及び基板３１１を接地する。

すると、式（２）からアタセスされた行に沿つてのセル
は次のようになる。八 Ｉｌｌ ＾＾口議＾八 ＼
ｊ＾ −（ １ＱＦＧ＝０（記
憶内容無し）の場合には、消去電界は弱いが、トンネル
現象による消去（エレタト，ロン放出）が持続され、チ
ヤンネル部分３１８Ｆのスレツシユホールドをデプリシ
ヨン状態とさせるにのことは、エンハンスメント状態を
維持する直列チヤンネル部分３１８Ｃがなかつたとした
ら不可能であろう）。ＱＦ６が負の場合（記憶内容，を
有する場合）には、フローテイングゲート上の余剰エレ
タトロンに基づく電界は、これら全ての余剰エレタトロ
ンが除去されて完全な消去が行なわれる迄トンネル消去
を著しく向上させる。典型的には、これに１乃至１０マ
イクロ秒かかる。 ５−Ｊ次に、本発明のセル及び
メモリアレイの製造プロセスに付き説明する。

１実施例としての製造プロセスでは、約１０Ω・Ｃｍの
固有抵抗を有し〔１００〕の結晶面を有するＰ型シリコ
ン基板５３０を使用してプロセスを開始，する（第５Ａ
図参照）。

最初に、スタンダードな酸化技術を使用してマスキング
用酸化物を約２，０００人の厚さに成長させる。次いで
、長尺ストリツプ状で下層の基板に達する様に窓を酸化
物に開口させる次に、拡散又はイオン注入等の従来のド
ーピング技術を使用して上記開口を介して基板中に砒素
又はホスホラスの様な選定不純物（即ち、ドーパント）
を導入して、セルを構成すべき複数個のソース・ドレイ
ン領域（５２０ＤＬ，５２０Ｄ及び５２０ＤＲ；第５Ａ
図参照）を形成する。

一般に、これらの領域のドーパント濃度は、これらの領
域Ｎ＋導電型である様に設定される（即ち、ドーパント
濃度は１０１８原子数／Ｃｍｌを越えた値である）。各
領域は、それに印加されるバイアス電圧によりソース又
はドレインとして機能可能であり、従つてこれらの領域
の各々はソース・ドレイン領域と呼ばれる。次に、本構
造体を酸化させて各ソース・ドレイン領域５２０で約１
，０００人のシリコンを消耗させてドーパントをドライ
ブ・インすると共に、後工程でのマスタアライメントの
為の段差をシリコンに形成する。

マスキング用酸化物の下のシリコンはソース・ドレイン
領域内のシリコンよりもかなり遅い速度で酸化される。
この後に、ウエハより酸化物の全てを剥離する。次に、
回路条件に応じて２００乃至１，０００人の厚さを有す
るゲート酸化物５２６Ｆをウエハ表面上に成長形成する
。

このゲート酸化ステツプの次に、ゲート酸化物５２６Ｆ
を介してＰ型不純物（好ましくはボロン）の注入を行な
い、ソース・ドレイン領域５２０の各直接隣接対間の領
域５１８Ｌや５１８等のチヤンネル領域を１０１２〜１
０１３不純物原子数／ＣＩｎ・の表面濃度にドープさせ
る。この注入は約５０ｋｅＶで行なう。しかしながら、
チヤンネル領域における実際のドーピンダレベルは所望
とするデバイス・スレツシユホールドや書き込み電圧に
基づいて決定される。ボロン注入の後に、従来のポリシ
リコン堆積技術を使用してウエハの表面上にポリシリコ
ン５１４を約１，０００乃至３，０００人の厚さに付着
形成する（第５Ｂ図参照）。

次いで、従来のドーピング技術を使用して該ポリシリコ
ンをＮ＋導電型に変換させる。

典型的にはホスホラスを使用し，てポリシリコンをドー
プするが、所望により他のＮ型ドーパントも使用可能で
ある。次に、ポリシリコン５１４をマスタし公知技術を
使用してエツチングを行ない複数個のストリツプ（細条
部）を形成する。

各細条部（例えば、５１４Ｆ）は、個別的に対応するＮ
＋ソース・ドレイン領域（例えば、領域５２０Ｄ）の上
方でそれと並置して設けられる。各細条部は、対応する
ソース・ドレイン領域と重畳するだけでなくこの拡散領
域の左側のチヤンネル領域５１８とも部分的に重畳する
にこで、「左側」ということは、例えば、第３Ａ図や第
５Ｃ図に示した如く拡散Ｎ＋５ソース・ドレイン領域５
２０の断面図においてこの領域５２０の左側という意味
である）。尚、第５Ｃ図はこの段階における構成を示し
ており、そこに示される如く、Ｐ型基板５３０は領域５
２０Ｄで例示する如くその中に形成されたＮ＋型のソｌ
ース・ドレイン領域を有しており、装置表面上にはゲー
ト酸化物５２６Ｆが形成されており、ゲート５１４Ｆで
例示する如くフローテイングゲート５１４Ｆの１部がソ
ース・ドレイン領域５２０Ｄとソース・ドレイン領域５
２０ＤＬとの間のチヤｌンネル領域５１８Ｌ上に延在す
る様にソース・ドレイン領域５２０上にはポリシリコン
より成るフローテイングゲートが形成されており、ソー
ス・ドレイン領域５２０の左側及び右側にはＰ型のチヤ
ンネル領域５］８Ｌ及び５］８が形成されてい２る。ポ
リシリコンの細条部５１４Ｆ，５１４ＦＬ，５１４ＦＲ
等は本装置の表面上に沿つて延在しており、２番目のマ
スキング及びエツチング操作が施されて各フローテイン
グゲート５１４の横方向寸法が確定される。

にこで、３つの細条部５１４ＦＬ，５１４Ｆ，５１４
ＦＲは単に例示に過ぎず、全メモリアレイのほんの１部
だけが例示的に示されているだけであつて、例えば第３
Ａ，３Ｂ図や第５Ａ〜５Ｇ図に示した構造は両側又は全
ての方向に延在するものであることに注意すべきである
。）次いで、本構造体を公知の方法で酸化してポリシリ
コンの各細条部５１４Ｆ（７）露出表面上に選定厚さ（
典型的には約１，０００人）の酸化物層５２６Ｃを形成
する。酸化物層５２６Ｃの形成後、第２ポリシリコン層
５１４Ｃを約２，０００〜５，０００人の厚さに被着形
成する。

マスキング及びエツチングをして、層５１４Ｃはメモリ
セルの行としてのゲート電極を構成する。その結果得ら
れる構造の断面を第５Ｄ図に示してあり、その平面を第
５Ｅ図に示してある。この時点で、第２ポリシリコン層
５１４Ｃは装置上表面をシート状に被覆する。このシー
トの下層にポリシリコンのストリツプ５１４ＦＬ，５１
４Ｆ，５１４ＦＲ（第５Ｅ図参照）があり、これらの各
ストリツプの少なくとも１部の下には夫々対応するソー
ス・ドレイン領域５２０ＤＬ，５２０Ｄ，５２０ＤＲが
ある。酸化物層５２６Ｃを成長形成する前に、ある実施
例においては、本装置に酸化物エツチングを施こし、ポ
リシリコンのストリツプ５１４ＦＬ，５１４Ｆ，５１４
ＦＲ間の露出領域内のゲート酸化物５２６Ｆを２００人
にエツチングする。

その後に、本装置上に第２酸化物層５２６Ｃを成長形成
する。酸化物５２６Ｃは、フローテイングゲート５１４
ＦＬ，５１４Ｆ，５１４ＦＲ（第５Ｃ，第５Ｄ図参照）
及び制御ゲート電極を形成すべき第２ポリシリコン層５
１４Ｃ間の電極間分離酸化物層を形成する。酸化物層５
２６Ｃを形成する為に使用した酸化工程を使用して、ボ
ロンを成長酸化物層内に再分布させることによりフロー
テイングゲート５１４ＦＬ，５１４Ｆ，５１４ＦＲによ
つて被着されていないチヤンネル領域内のボロン濃度を
実質的に減少させることが可能である。

これによつてフローテイングゲート領域５１４ＦＬ，５
１４Ｆ，及び５１４ＦＲで覆われていないチヤンネル部
分のスレツシユホールド電圧を減少し、このチヤンネル
部分の相互コンダタタンスを増加させている。一方、電
極間分離層５２６Ｃは窒化シリコンを付着させて形成す
ることも可能であるし、又短期間の酸化の後に窒化シリ
コンを付着させる複合形態で形成することも可能である
。このサンドイツチ構造は、半導体技術において公知の
ものである。絶縁層５２６Ｃの形成後、第２導電層５１
４Ｃを付着形成する。

該導電層はポリシリコンでも良く、又爾後の酸化工程に
耐え得るものならば低固有抵抗のシリサイド又は耐火性
金属で構成することも可能である。しかし、該導電層を
ポリシリコンで構成することが好ましい。第２ポリシリ
コン層５１４Ｃの形成後、本装置をマスクしエツチング
して、従前に形成したポリシリコンの細条部５１４ＦＬ
，５１４Ｆ，５１４ＦＲに垂直なポリシリコン層５１４
Ｃの細条部を形成する。

絶縁層５２６Ｃ及びポリシリコンの細条部５１４ＦＬ，
５１４Ｆ，５１４ＦＲを通してエツチングを行ない下層
のゲート酸化膜５２６Ｆを露出させる。その結果得られ
る構成は第５Ｇ図に平面図として示してあるが、金属リ
ード線５３５は示してない。重要な点であるが、所望に
より、ソース・ドレイン領域５２０ＤＬ，５２０Ｄ，５
２０ＤＲ間の前述したボロンのフイールド注入はプロセ
スのこの段階で行なうことも可能である。

例えば、この時点で細条部５１４Ｃ間のゲート酸化膜５
２６Ｆの露出部分を介してボロンをイオン注入させ領域
５３９のみに効果的に注入させることも可能である（第
５Ｅ図参照）。こうすることにより、フイールドイオン
注入によつて各拡散領域５２０（第５Ｄ図参照）の右側
のみが高度にＰ型にドープされているので、例えば、チ
ヤンネル領域及びフイールドとの拡散領域５２０Ｄの接
合容量を約半分にし、しかも漏れ電流路に対し適切な保
護が得られる。この段階で、ボロンを約１×１０１３乃
至５×１０１３原子数／Ｃｍ２に注入させる。ボロン注
入は、第５Ｅ図の領域５３９によつて表わされた第１及
び第２ポリシリコン層（５１４Ｆ，５１４Ｃ）の補完領
域と自動的に自己整合される。例えば、Ｎ＋；拡散領域
５２０Ｄのイオン注入に露呈された部分においては、Ｎ
＋拡散領域５２０Ｄが自動的にボロンを過補償する。Ｐ
型ボロンは、ドレイン及びゲート電極５２０Ｄ，５１４
Ｃの夫々に印加される高書き込み電圧でフイールド反転
が起こること２を防止し、又各フローテイングゲートの
チヤンネル領域の端部５２９（第５Ｅ図参照）でのチヤ
ンネルドーピングを向上させ、書き込み効率を増加させ
ている。何故ならば、チヤンネルのより低度にドープさ
れた領域におけるよりも、チヤンネル３のより高度にド
ープされた領域における方がホツトエレクトロンの注入
はより効果的であるからである。又、ソース・ドレイン
領域、例えば５２０Ｄ及び５２０ＤＲ（第５Ｅ図参照）
、間の各チヤンネルの端部５２９のみがより高度のドー
ピング濃３度を有するので、例えばチヤンネル領域５１
８Ｃ″及び５１８Ｆの相互コンダクタンスは減少されな
い。次いで、分離用熱酸化ステツプを実施し本装置の上
表面及びフイールド領域上に約１，０００〜４５，００
０人の厚さの分離用熱酸化物層を成長形成する。

この酸化ステツプにおいて、第２ポリシリコン層５１４
Ｃを制御ゲートストリツプに形成し第１ポリシリコン層
を分離されたフローテイングゲートに形成するエツチン
グ操作によつて露出された第１及び第２ポリシリコン層
（５１４ＦＬ，５１４Ｆ，５１４ＦＲ，５１４Ｃ）の側
部領域をも酸化させる。次いで、図面には示してないが
、熱酸化物層上に従来の熱処理方法によつて高密度化さ
れ再流動化されたホスホラスをドープしたパイロガラス
を付着形成する。

このホスホラスをドープしたガラスを設けることにより
、本装置の電気的特性を変更する様な不要の汚染物に対
し本装置に付加的な保護を与えることができる。尚、製
造プロセスのその他の部分はスタンダードなものを適用
すれば良い。第５Ｆ図は、保護層を付着形成する前の完
成された構造を示している。

層５３４は表面形状を滑らかにする為に再流動化させて
形成したホスホラスをドープしたガラスであり、又層５
３５は、５２０Ｄの如きソース・ドレイン領域と並行で
５２０ＤＬの如き対応するソース・トレー７領域上に延
在する金属線を構成する。第５Ｆ図に示した構造体の平
面図である第５Ｇ図に接続線５３７で示した如く、各金
属線５３５と該金属線の下方に存在するソース・ドレイ
ン領域５２０とは各８乃至１６セル毎に接続されている
。この様な特徴を有するので、各ソース・ドレイン領域
５２０を接続するのに必要な接続線の数を減少すること
ができアレイの集積度を著しく増加させることが可能で
ある。上述の説明は、アレイ内のプログラム可能な装置
の製造についてのみ行なつた。

デコード、バツフア一、論理操作の為に本装置の周辺で
使用されるトランジスタは、第１層ポリシリコン、第２
層ポリシリコン、ゲート電極用金属化物を使用して従来
の方法によつて形成すれば良い。しかしながら、この様
なトランジスタを形成する場合に、ソース及びドレイン
をゲートと自己整合させる為に付加的なマスキングステ
ツプを必要とする場合もある。勿論、周辺回路は従来の
アイソプレーナＭＯＳ技術を使用して形成することも可
能である。電気的に消去可能な装置の製造プロセスは、
上述した紫外線で消去可能な装置の場合とほぼ同じであ
るが、ソース・ドレイン領域５２０を形成する為のボロ
ン注入とフローテイング・ゲート電極５１４Ｆ等を形成
する為のポリシリコン付着との間に付加的なマスキング
ステツプを必要とする点が異なる。

薄いトンネル用絶縁物の部分を、ソース・ドレイン領域
５２０ＤＬ，５２０Ｄ，５２０ＤＲから離れたチヤンネ
ル領域上方で、例えばフ（ローテイングゲート５１４Ｆ
Ｌ，５１４Ｆ，５１４ＦＲ（第５Ｄ図参照）下方の酸化
膜５２６Ｆ内に形成する。これらの規定領域をゲート酸
化膜５２６Ｆから下層のシリコンに達する迄エツチング
除去し、次いで本構造体を再び酸化して約５０−１１５
０人のゲート酸化膜を形成する。一方、露出領域内に熱
窒素化を約５０〜１００人の厚さに成長形成しても良い
。

この場合には、それに続いて第１ポリシリコン層の付着
で始まる上記プロセスを実施する。
１上述した最後の実施形態の特徴としでは、ポ
リシリコン層５１４が形成されエツチングされる場合に
露出されているトンネル用酸化物層のどの部分も酸化さ
れて、電極間分離用酸化物層５２６Ｃを形成する為の爾
後のウエハの酸化をする際に卜ゞンネル現象が起こらな
い様な厚さになるということである。以上詳説した装置
は、特に集積度が高くコンパクトなアレイを提供するも
のである。

本発明においては、ドレイン対フローテイングゲート容
量・Ｃｄとフローテイングゲート対制御ゲート容量Ｃｃ
の比は０．３より大きいことが望ましい。従来技術では
、この比は０．１以下にすることが望ましいとされてい
た。第４図に関し上述した如く、これら２つの容量比を
増加することによりフローテイングゲート電位が効果的
に増加する。従来技術と異なり、本発明の構成に拠れば
、読み出し動作の際にドレイン・ターンオンを防止する
ことが可能である。

興味深いことに、本発明の構成では消去後にフローテイ
ングゲート上の正電荷に起因してより高い実効ゲート電
圧を必要とせず、従つてフローテイングゲート下方に（
従来技術におけるタイプの）Ｎ型領域を持たないので書
き込み効率曲線の右側部分で動作することを回避してい
る。更に、本発明の構成では、フローテイングゲート下
方ではなく制御ゲート直下でチヤンネルをターンオンす
る為だけに制御ゲートを使用することができる。フロー
テイングゲートはドレイン電圧で制御されるので、ドレ
インはフローテイングゲートの書き込みの際に使用すべ
く水平方向及び垂直方向の両方の加速及び注入電界を与
えることができる。以上、本発明の特定の実施例に付き
説明したが、本発明はこれら実施例に限定されるべきも
のではなくその技術的範囲内に於いて種々の変形が可能
であることは勿論である。

【図面の簡単な説明】

第１Ａ図は従来のメモリセルの断面図、第１Ｂ図は第１
Ａ図のセルの駆動容量の説明図、第２Ａ図はゲート絶縁
層の残部よりも薄いゲート絶縁層の部分２１５Ｆを使用
したトンネル消去部を設けた場合又は設けない場合のフ
ローテイングゲートとドレインとの間に容量Ｃｄ２を有
する本発明のメモリセルの断面図、第２Ｂ図は第２Ａ図
のセルの駆動容量の説明図（容量Ｃｔ２はトンネル消去
実施例の場合にのみ存在する）、第３図Ａは第２図に示
した増加した駆動を有するフローテイングゲートの単一
拡散領域実施例で構成した３つのセルを示した断面図（
トンネル消去部を設けても設けなくても良い）、第３Ｂ
図は第３Ａ図に示した単一拡散領域実施例の３×３アレ
イを示した平面図、第４図は本発明装置と従米装置とに
対しフローテイングゲート上の電圧と比Ｃｄ／Ｃｃとの
関係を示したグラフ（Ｃｄはドレイン対フローテイング
ゲート容量でＣｃは制御ゲート対フローテイングゲート
容量）、第５Ａ図乃至第５Ｇ図は本発明の高集積度アレ
イを製造するプロセスを示した説明図である。 符号の説明、２１４Ｃ：制御ゲート、２１４Ｆ：フロー
テイングゲート、２１８：チヤンネル。

Claims (1)

1. 【特許請求の範囲】 １ ソース領域とドレイン領域とを具備する半導体基板
   を有する再書き込み可能な不揮発性ＥＰＲＯＭセルに於
   いて、１部が前記ドレイン領域上方に前記ドレイン領域
   から絶縁されて設けられ残部が前記ドレイン領域と前記
   ソース領域との間のチャンネル領域の１部の上方に該チ
   ャンネル領域の１部から絶縁されて延在するフローティ
   ングゲートを設け、前記フローティングゲート並びに前
   記ソース領域と前記ドレイン領域との間のチャンネル領
   域残部の上方に延在させ絶縁して制御ゲートを設け、前
   記フローティングゲート上方に位置しない前記制御ゲー
   ト部分を前記フローティングゲート上方に位置する前記
   制御ゲート部分よりも前記フローティングゲートによつ
   て覆われていない前記ソース領域及び前記ドレイン領域
   間のチャンネル領域部分により近接させて設けたことを
   特徴とするセル。 ２ 上記第１項に於いて、前記ドレイン領域と前記フロ
   ーティングゲートとの間に容量Ｃｄが存在し、前記フロ
   ーティングゲートと前記制御ゲートとの間に容量Ｃｃが
   存在し、ＣｄのＣｃに対する比が約０．１以上であるこ
   とを特徴とするセル。 ３ 上記第１項に於いて、前記ドレイン領域と前記フロ
   ーティングゲート間の容量Ｃｄの前記フローティングゲ
   ートと前記制御ゲート間の容量Ｃｃに対する比が約０．
   ３以上であることを特徴とするセル。 ４ 上記第１項に於いて、前記フローティングゲートが
   第１絶縁層によつて前記基板から絶縁されたポリシリコ
   ンの第１層を有し、前記制御ゲートが第２絶縁層によつ
   て前記ポリシリコンの第１層から絶縁された導電物質の
   第２層を有することを特徴とするセル。 ５ 上記第４項に於いて、前記導電物質の第２層はポリ
   シリコンの第２層を有することを特徴とするセル。 ６ 上記第１項に於いて、前記ソース領域と前記ドレイ
   ン領域との間の前記チャンネル領域はセルをオンさせる
   のに必要なスレツシユホールド電圧を最小とすべく選定
   された第１選定ドーパント濃度を持つた中間部分を有し
   、又セルの書き込みの際にチャンネルからフローテイン
   グゲートへのホツトエレクトロンの注入の効率を上げる
   為に前記チャンネル領域のフィールドに隣接した端部部
   分をより高度にドープしたことを特徴とするセル。 ７ Ｍをアレイ中のメモリセルの列数としＮをアレイ中
   の行数としてＭ×Ｎ個のメモリセルを有する不揮発性再
   書き込み可能なＥＰＲＯＭアレイに於いて、或る導電型
   を有する半導体基板にＭ＋１個の反対導電型のソース・
   ドレイン領域細条部を形成し、Ｍ×Ｎ個の第１導電物質
   の領域を設け、尚Ｎ個の第１導電物質の領域を前記ソー
   ス・ドレイン領域の対応する１つの上方に絶縁して設け
   更に前記Ｎ個の第１導電物質の領域の各々を前記対応す
   るソース・ドレイン領域の１部及び前記ソース・ドレイ
   ン領域に隣接した前記基板内のチャンネル領域の１部の
   上方に形成すると共に前記第１導電物質の領域の各々を
   下方に存在する前記ソース・ドレイン領域及びチャンネ
   ル領域から電気的に絶縁して設け、前記Ｍ×Ｎ個の第１
   導電物質の領域上に絶縁層を設け、前記Ｍ＋１個のソー
   ス・ドレイン領域細条部に直交してＮ個の導電物質の細
   条部を設け、尚前記Ｎ個の導電物質の細条部は前記Ｍ×
   Ｎ個の第１導電物質の領域上方に絶縁して設けると共に
   前記Ｍ×Ｎ個の第１導電物質の領域の内１つの行に存在
   するＭ個の領域は前記Ｎ個の導電物質の細条部の１つの
   下方に絶縁して設け、前記Ｎ個の導電物質の細条部の上
   に絶縁層を設け、前記ソース・ドレイン領域上方で１対
   １に対応しかつ並設して前記絶縁層上にＭ＋１個の導電
   細条部を設け、前記Ｍ＋１個の導電細条部の各々を前記
   Ｍ＋１個のソース・ドレイン領域細条部の対応する１つ
   に電気的に接続する手段を設け、尚前記電気的に接続す
   る手段が前記Ｍ＋１個の導電細条部の各々とその下方に
   存在する前記ソース・ドレイン領域との間に形成した導
   電路を有すると共に前記導電路の各々は前記Ｎ個の導電
   物質の細条部の少なくともＲ個毎に隣接の導電路から離
   隔されていることを特徴とするアレイ。 ８ 上記第７項に於いて、前記個数Ｒが８以上であるこ
   とを特徴とするアレイ。 ９ 上記第８項に於いて、前記アレイ内の各メモリセル
   に於いては、第１ソース・ドレイン領域の１部が前記第
   １ソース・ドレイン領域から絶縁された前記第１導電物
   質の領域で覆われると共に、前記第１導電物質の領域が
   前記第１ソース・ドレイン領域の１部及び前記第１ソー
   ス・ドレイン領域に隣接するチャンネル領域の１部を覆
   つており、前記第１導電物質の領域を覆つて絶縁層を設
   けてあり、前記第１導電物質の領域を覆うと共に前記第
   １導電物質の領域から絶縁して導電ゲートを設けてあり
   、尚、前記導電ゲートは前記第１導電物質の領域で覆わ
   れていない前記チャンネル領域の１部の上方に延在する
   と共に前記第１導電物質の領域で覆われていない前記チ
   ャンネル領域の部分では前記チャンネル領域により近接
   して延在して設けてあり、前記導電ゲートを覆つて絶縁
   層を設けてあり、前記チャンネル領域の反対側には第２
   ソース・ドレイン領域が設けてあることを特徴とするア
   レイ。 １０ 第９項に於いて、前記第１ソース・ドレイン領域
   に第１電位を与え、前記導電ゲートに第２電位を与え、
   前記第２電位を前記導電ゲートに与えると共に前記第１
   電位を前記第１ソース・ドレイン領域に与えている間に
   前記導電ゲート及び前記第１導電物質の領域の下方にあ
   るチャンネル領域の状態を検知することを特徴とするア
   レイ。 １１ 上記第９項に於いて、前記第１導電物質の領域の
   下に設けた前記絶縁層の１部は他の部分よりも選択的に
   薄く形成してあり、前記絶縁層の薄い部分を介して前記
   第１導電物質の領域から下方の基板へエレクトロンをト
   ンネル通過させることを特徴とするアレイ。