KR920009055B1

KR920009055B1 - 반도체 불휘발성 메모리 및 그 제조방법

Info

Publication number: KR920009055B1
Application number: KR1019890019728A
Authority: KR
Inventors: 마사타카 다케부치
Original assignee: 가부시키가이샤도시바; 아오이 죠이치
Priority date: 1988-12-28
Filing date: 1989-12-27
Publication date: 1992-10-13
Also published as: EP0376290B1; KR900010795A; DE68918830D1; EP0376290A2; JPH02177561A; JP2507576B2; DE68918830T2; EP0376290A3

Abstract

내용 없음.

Description

[발명의 명칭]

반도체 불휘발성 메모리 및 그 제조방법

제1도는 본 발명에 따른 반도체 불휘발성 메모리의 1실시예에 셀어레이의 등가회로 및 그 주변회로의 일부를 나타낸 회로도.

제2도는 제1도의 회로의 각 동작모드와 셀인가전압과의 관계를 나타낸 도표.

제3a도는 제1도의 셀어레이에 사용되는 셀트렌지스터의 평면패턴을 나타낸 도면.

제3b도 및 제3c도는 각각 제3a도중 B-B선 및 C-C선에 따른 단면도.

제4도는 본 발명에 따른 오독출방지의 특성을 설명하기 위해 셀의 제어게이트에 인가된 전압(V_G)과 셀의 드레인전류(Id)의 루트값

와의 관계를 나타넨

특성도.

제5a∼f도는 본 발명의 반도체 불휘발성 메모리의 제조방법의 1실시예를 나타내는 워드선방향에 따른 단면도.

제6도는 제5a∼e도에 도시한 방법에 의해 얻어진 필드산화막 아래 기판의 깊이방향으로 존재하는 불순물농도의 프로파일을 나타낸 그래프.

제7도는 종래의 반도체 불휘발성 메모리에 있는 셀어레이의 동가회로 및 그 주변회로의 일부를 나타낸 회로도.

제8도는 제7도 회로의 가 동작모드와 셀인가전압의 관계를 나타낸 도표.

제9a도는 종래의 3층 플리실리콘전극구조를 갖춘 반도체 불휘발성 메모리에 있는 셀어레이에 사용된 셀트랜지스터의 평면패턴을 나타낸 도면.

제9b도 및 제9c도는 각각 제9a도중 B-B선 및 C-C선에 따른 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 전압공급회로 30, 50 : 반도체기판

31, 55 : 필드산화막 32 : 소오스영역(N⁺영역)

33 : 드레인영역(N⁺영역) 34, 60 : 제1게이트절연막

35, 58 : 붕유게이트전극 37, 59 : 제어게이트전극

36, 61 : 제2의 케이트절연막 38, 62 : 층간절연막

39, 63 : 비트선 57 : 고동도불순물영역(P⁺영역)

71-1-1∼71-1-3 : 메모리셀 72-1∼72-3 : 워드선

73-1∼73-2 : 소오스선 74-1∼74-3 : 열선(列線)

75 : 행디코더 76 : 주변회로

78 : 열디코더 79 : 열선택게이트

81 : 감지증폭기회로

[발명의 상세한 설명]

[산업상의 이용분야]

본 발명은 반도체 불휘발성 메모리 및 제조방법에 관한 것으로, 특히 2층구조의 게이트전극을 갖추고 있으며 전기적으로 소거 및 재기록이 가능한 독출전용 메모리(이하, EEPROM으로 약기한다)에 사용되는 샐트랜지스터에 대한 전압설정수단 및 필드반전방지용 이온을 주입함으로써 불순물영역을 형성하는 일련의 프로세스에 관한 것이다.

[종래의 기술 및 그 문제점]

전기적 소거가 가능한 종래의 EEPROM셀에는 부유게이트전극과 제어게이트전극의 2층 폴리실리콘 게이트전극구조를 갖춘 것과, 또, 소거게이트전극을 갖춘 3층 폴리실리콘 게이트전극구조를 갖춘 것이 있다.

제3a도는 2층 게이트전극구조를 갖춘 EEPROM 셀의 평면패턴을 나타내고 있고, 열선(비트선)방향으로 B-B 및 행선(워드선)방향으로 C-C선에 따른 단면구조를 각각 제3b 및 3c도에 나타내고 있다.

즉, 예컨대 P형 반도체기판(30)의 표면에 소자분리영역(31)의 형성되고, 소자영역에 N+불순물영역으로 이루어진 소오스영역(32) 및 드레인영역(33)이 형성되고, 이 소오스영역(32)과 드레인영역(33)사이의 채널 영역상에 제1게이트절연막(34)이 형성되고 이 제1게이트절연막(34)상에 전기적으로 부유상태인 부유게이트전극(35)이 형성되고, 이 부유게이트전극(35)에 제2게이트절연막(36)을 매개로 제어게이트전극(37)이 행방향으로 형성되어 있다. 또, 이들상에 층간절연막(38)을 매개로 비트선(39 : 금속배선)이 열방향으로 형성되고, 이 비트선(39)은 층간절연막(38)에 개공된 콘택트 홀을 통해서 드레인영역(33)에 접속하고 있다.

이 EEPROM셀은 1 개의 트랜지스터로 구성되어 있으므로 셀면적이 작고, 고집적화에 적합하다.

제7도는 제3a∼c도에 나타낸 EEPROM 셀이 행열모양으로 배열된 메모리셀어레이의 등가회로 및 그 주변회로의 일부를 나타내고 있고, 참조부호 71-1-1∼71-3-3은 셀트랜지스터(메모리셀), 참조부호 72-1∼73-3은 행선(워드선),참조부호 73-1∼73-2는 소오스선, 참조부호 74-1∼74-3은 열선(비트선),참조부호 75는 행디코더, 참조부호 76은 행디코더(75)의 행선택출력 및 동작모드 지정신호에 따라 워드선 (72-1∼72-3) 및 소오스선 (73-1∼73-2)의 전압을 변환선택하는 변환회로, 참조부호 78은 열디코더, 참조부호 79는 열디코더(78)의 열선택출력에 따라서 열을 선택함과 더불어 동작모드 지정신호에 따라 열선의 전압을 변환선택하는 열선택게이트, 참조부호 81은 열디코더(78)에 접속되어 있는 감지증폭기회로이다.

여기서,상기 메모리셀어레이에서는 같은 열에 인접한 셀트렌지스터의 드레인들이 또는 소오스들이 공통 형성되어 같은 열의 각 셀이 직렬로 접속되어 있고, 행방향에 인접한 셀들은 반도체기판내에 형성되 소자분리영역에 의해 분리되어 있다. 그리고, 같은 열에 인접한 셀의 드레인들이 공통의 열선(비트선)에 접속되고, 같은 행의 각 셀의 소오스가 소오스선에 공통으로 형성되어 있고(본 예에서는 인접한 2행의 각 셀의 소오스가 공통으로 형성되어 있다), 같은 행의 각 셀의 제어게이트전극이 공통으로 형성되어 워드선을 이루고 있다.

다음에, 제7도의 회로에 있는 각 동작모드에 대해서, 제8도에 나타낸 동작모드 대 셀인가전압(게이트전압 V_G, 드레인전압 V_D, 소오스전압 V_S)의 관계를 참조하여, 워드선(72-2), 소오스선(73-1) 및 열선(74-2)의 1조에 접속되어 있는 메모리셀(71-2-2)에 주목하여 설명한다.

일괄소거하는 경우는 모든 소오스선(73-1∼73-2)을 해방상태로 설정하고, 모든 워드선(72-1∼72-3)을 접지전위로 설정하고, 모든 열선(74-1∼74-3)을 20V(소거전압 V_pp)로 설정한다. 이에따라 메모리셀의 드레인영역(33)과 제어게이트전극(37)사이에 고전압이 걸려, 부유게이트전극(35)중의 전자가 제1게이트절연막(34)의 터널전류를 이용하여 드레인영역(33)으로 인출되어 소거상태로 된다. 결국, 메모리셀의 제어게이트전극(37)으로부터 본 임계치전압이 저하되어, 점점 디프레션헝(depression 型)으로 되어, ON(＂1＂)상태로 된다. 여기서 소거전압(V_pp)은 외부로부터 공급된 전압(Vex)을 내부에서승압(昇壓)시킨 전압이다.

소거후에 ＂0＂상태로 기록된 경우는 소거된 전체 메모리셀중의 임의의 선택메모리셀의 부유게이트전극(35)에 열전자를 주입한다. 이 경우, 모든 소오스선(73-1∼73-2)을 접지전위에 설정하고, 선택된 워드선(72-2)을 12.5V(외부공급전압Vex)에 설정하고, 선택되지 않은 워드선을 접지전위에 설정하고, 선택된 열선 (74-2)을 10V(전달 Vd1)에 설정하고, 선택되지 않은 열선을 접지전위에 설정한다. 이에따라, 선택메모리의 드레인·소오스간에 높은 전계를 걸고, 기판/게이트절연막(산화실리콘막)장벽 3.1eV를 넘기위한 높은 전압을 발생시켜 선택메모리셀의 부유게이트전극(35)에 주입한다. 따라서 ＂0＂상태로 기록한 후에는 선택메모리셀의 제어게이트전극(37)으로부터 본 임계치전압이 상승하여 OFF(＂0＂)상태로 된다, 여기서 전압Vd1은 외부공급전압(Vex)을 내부에서 강압(降壓)한 전압이다.

또, ＂1＂상태로의 기록은 모든 소오스선(73-1∼73-2)과 모든 워드선(72-1∼72-3)을 접지전위에 설정하고, 모든 열선(74-1∼74-3)도 접지전위에 설정한다. 이 경우, 메모리셀에 전자의 이동은 없고, 메모리셀의 상태는 변하지 않는다.

또 독출시에는 모든 소오스선(73-1∼73-2)을 접지전위에 설정하고, 선택된 워드선(72-1)을 5V(전원 전압 Vcc)로 설정하고, 선택되지 않는 워드선을 접지전위에 설정하고, 선택된 메모리(71-2-2)의 드레인에 접속되어 있는 열선(74-2)을 3V(Vd2)로 설정하고, 선택되지 않은 열선을 접지전위에 설정한다. 여기서 전압 Vd2는 외부공급전압(Vex)을 내부에서 강압한 전압이다.

이와같이, 선택메모리셀에 독출전압이 인가됨에 따라, 선택메모리셀의 데이터의 내용(＂0＂ 또는 ＂1＂)이 열선으로 독출되고, 감지증폭기회로(81)에 의해 검지.증폭되어 출력되어진다.

또 상기한 EEPROM셀의 소거시 과소거가 발생하면, 소거후의 셀트랜지스터의 임계치전압(V_TH)이 ＂-＂로 되고, 이 후의 독출시에 오선택상태로 되어 오독출이 일어날 우려가 있다. 즉, 과소거에 의해 부유게이트전극(35)에 지나치게 많은 정전하가 축적된 경우, 부유게이트전극(35) 아래의 채널이 반전되어 디프레션형으로 되어버린다. 그래서, 상기 독출시의 오선택상태를 방지하기 위해, 소거시의 전자인출 조건을 최적화함으로써, 소거후 셀트렌지스터의 임계치전압(V_TH)을 올바로 확보한다. 또, 소거효율을 높이기위헤서는 부유게이트전극(35)과 드레인영역(33; 또는 소오스영역)사이에 제1게이트산화막(34)의 막두께를 얇게 하여, 이 부분을 이용하여 인출할 필요가 있다.

한편, 제9a도는 3층 게이트전극구조를 갖춘 EEPROM셀의 평면패턴을 나타내고 있고, 열선방향으로 B-B선 및 행선방향으로 C-C선에 따른 단면구조를 각각 제9b도 및 9c도에 나타내고 있다. 여기서, 참조부호 90은 반도체기판, 참조부호 92는 소오스영역, 참조부호 93은 드레인영역, 참조부호 94는 제1게이트 절연막, 참조부호 95는 부유게이트전극, 참조부호 96은 제2게이트절연막, 참조부호 97은 제어게이트전극, 참조부호 98은 층간절연막, 참조부호 99는 비트선이다. 또, 부유게이트전극(95)의 일부에 터널절연막을 메게로 대향하는 소거게이트전극(100)이 형성되어 있다.

제9a∼c도에 나타낸 EEPROM셀은 소거시, 소거게이트전극(100)에 승압전압을 인가하지만, 상기와 같은 과소거에 따라서 소거후 셀트랜지스터의 임계치전압(V_RH)이＂-＂로되어도 오독출이 일어나지 못하게 하기 위해, 채널영역의 길이 방향의 일부에 대해 부유게이트전극(95)이 없는 OFFset영역(101)을 설치하고, 이 OFFset(101)에서 게이트절연막(95)을 통해서 채널영역에 제어게이트전극(97)을 대향시킴으로써 선택트렌지스터부를 형성하고 있다. 즉, 과소거에 의해 부유게이트전극(95) 아래의 채널이 반전되어도 제어게이트전극(97) 아래의 채널은 반전되지 않으므로, 오독출을 방지할 수 있다.

그러나, 상기 EEPROM셀은 실질적으로 2개의 트랜지스터로 구성되었으며, 셀면적이 커지게 된다.

그런데, 제3a∼c도와 같은 고집적화에 적합한 2층 게이크전극구조를 갖춘 EEPROM셀은 메모리의 대용량화가 예컨대 512K비트정도까지 이르면, 소거시, 각 셀에 같은 인출전압을 인가하여 일괄소거하여도, 셀에 따라 소거의 정도가 크게 차이가 나게 된다. 이 차이 즉 오차에 의해 부유게이트전극(35)으로부터 전자가 인출될 때 제1게이트절연막(34)에 걸린 전계가 각 셀에서 달라지고, 이것은 부유게이트전극(35)의 형상제어성(形狀制御性)에 원인이 된다. 그러나, 이 부유게이트전극(35)의 형상제어는 프로세스적으로 한계에 접근했고, 그 향상은 곤란하다.

이와 같은 각 셀의 소거특성의 큰 오차에 의해 과소거가 발생하여 소거후의 셀트랜지스터의 임계치전압(VTH)이 ＂-＂로 되면, 그 후의 독출시에, 셀의 게이트전압(VG)이 OV에서도 채널은 잘못된 ON상태로 되어버린다. 즉, 독출시에는 선택메모리셀과 같은 열선에 접속되어 있지만 비선택워드선에 접속되어 있는 비선택메모리셀이 과소거에 의해 부유게이트전극에 과잉 정전하가 축적된 경우, 부유게이트전극 아래의 채녈이 반전하여 디프레션형으로 되고, 선택메모리셀이 기록상태(OFF상태, ＂0＂)여도 소거상태(ON상태, ＂1＂)로 판단돼버리는 경우가 있다.

이제, 제7도에 나타낸 메모리셀어레이에 있어서, 과소거에 의해 셀(71-1-2)이 잘못된 ON상태로 됐다고 하면, 독출시에 셀(71-1-2)이 잘못된 ON상태로 됐다고 하면, 독출시에 셀(71-1-2)과 같은 열의 인접한 셀(71-2-2)이 어드레스입력에 따라 선택된 경우, 이 선택된 셀(71-2-2)은 예컨대 OFF상태였어도, 상기 잘못된 ON상태로 된 셀(71-1-2)의 드레인전류(Id)에 의해 오독출이 일어난다.

즉, 제3a∼b도에 나타낸 2층 게이트전극구조를 갖춘 EEPROM셀은 독출시의 오선택방지를 소거시의 전자안출조건의 최적화에만 의존하므로 부유게이트전극의 형상제어성의 한계에 의해 각 셀의 소거특성의 큰 오차가 발생한 경우에 대응할 수 없게 되고, 오독출이 일어나고 만다,

한편, 종래에는 상기한 바와 같이, 제3a∼c도 또는 제9a∼c도에 나타낸 EEPROM셀의 어레이를 갖춘 EEPROM의 제조시에는 고내압계의 소자능동영역(예컨대 N채널형 셀트랜지스터)사이의 소자분리 영역을, 국소산화법에 의한 필드산화막(31)으로 형성하고 있다. 이 경우, 소자분리를 위해 포토리소그라피 공정에 따라 소자능동영역/소자분리영역을 구분하기 위해 패터닝한 경우, 반전방지용 이온을 주입하고 P⁺영역(40)을 형성하고,그 후에 필드를 산화시켜 필드산화막(31)을 형성하고 있다. 이 경우, 상기 필드반전방지용 이온(예컨대 보론)주입은 이온이 편석계수(偏析係數)가 작은 보론이므로, 필드산화막(31)으로의 보론흡입을 고려하고, 게다가, 선택열의 셀의 드레인영역(상기한 바와 같이 기록시에 10V정도의 전압이 인가된다)과 인접한 선택되지 않은 셀의 드레인영역(상기한 바와 같이 기록시에 접지전위에 설정된다)사이의 필드리크전류를 무시하여 얻는 정도로 억제하여, 1.5x10N/㎠ 이상의 높은 도즈량을 필요로 하고 있다. 또, 상기 필드산화전에는 필드산화시의 산화유기결합대책으로 950℃ 이상의 고온 어닐링을 실시하고 있다.

따라서, 상기 필드반전방지용의 높은 도즈량에서의 주입이온은 필드산화전의 고온어닐링과 필드산화시에도 상당한 열이력(熱履曆)을 갖추게 되고, 상기 필드산화전의 고온어닐링에서의 열처리가 주입이온의 확산을 가속시켜, 필드산화시의 열처리에 의해 주입이온을 기판중에 확산시키고 있다.

그러나, 이와 같은 열이력에 의해 필드반전방지용의 높은 도즈량으로 주입된 이온종류가 기판중에서 횡방향으로 확산되고, 최악의 경우에 P⁺영역(40)이 상기 소자능동영역의 N⁺불순물영역의 드레인영역(33) 또는 소오스영역(32)에 접촉하기까지 확산되어 버리고, 드레인영역(33)에 상기한 것 같이 20V정도의 승압전압이 인가된 소거시에 드레인영역(33)과 P⁺영역(40)사이에 내압이 저하된다.

[발명의 목적]

상기와 같은 종래의 2층 게이트전극구조를 갖춘 EEPROM셀을 사용한 EEPROM은 독출시의 오선택방지를 소거시의 전자인출조건의 최적화에만 의존하고 있으므로, 부유게이트전극의 형상제어성의 한계에 의해 각 셀의 소거특성의 오차가 발생한 경우에 대응할 수 없게 되고, 오독출이 발생하는 문제가 있다.

또, 상기한 바와 같이 종래의 EEPROM의 제조방법은 소자능동영역사이의 소자분리용 필드산화막을 형성한 경우, 필드반전방지용의 높은 도즈량으로 이온주입에 의해 형성된 P⁺영역이 필드산화전의 고온어닐링과 필드산화시에도 역시 상당한 열이력을 갖추게 되므로, 이온종류가 기판중에서 횡방향으로 확산되고, 최악의 경우에 소자능동영역과 접촉되어버려, 소자능동영역에 승압전압이 인가되는 동작시에 상기 P⁺영역사이의 내압이 저하되는 문제가 있다.

본 발명은 상기 문제점을 해결하기 위한 것으로, 소거시의 전자인출조건을 최적화하여도 과소거가 발생하여 소거후의 임계치전압이＂-＂로 된 셀트랜지스터에 대해서도, 그 후의 독출시의 오선택을 방지할 수있고, 오독출을 방지하여 얻어진 반도체 불휘발성 메모리를 제공하는데 그 목적이 있다.

또, 본 발명은 소자능동영역사이의 소자분리용 필드산화막 및 필드반전방지용 이온주입에 의해 불순물영역을 형성하는 일련의 과정에서 필드반전방지용 이온주입에 의한 불순물영역이 열이력을 갖게 되는 것을 적극적으로 피할 수 있게 되고, 게다가, 이온주입의 도즈량을 저하시킬 수 있게 되고, 소자능동영역과 상기불순물영역사이의 내압마진을 향상시킬 수 있고, 소자능동영역에 승압전압이 인가된 소거시의 회로동작을 지장없이 수행할 수 있는 반도체 불휘발성 메모리의 제조방법을 제공는데 그 목적이 있다.

[발명의 구성]

본 발명에 따른 반도체 불휘발성 메모리는 반도체기판표면에 형성된 소오스영역 및 드레인영역과, 그 소오스영역과 드레인영역사이의 채널영역상에 형성된 제1게이트절연막과, 그 제1게이트절연막상에 형성되고 전기적으로 부유상태인 부유게이트전극과, 이 부유게이트전극상에 제2게이트절연막을 매개로 형성된 제어게이트전극을 갖춘 메모리셀트랜지스터가 행렬상태로 배열되고, 같은 열에 인접한 셀의 드레인영역들 또는 소오스영역들이 공통형성되어 같은 열의 각 셀이 직렬로 접속되고, 행방향에 인접한 셀들은 반도체기판내에 형성된 소자분리영역에 의해 분리되어 있고, 같은 열에 인접한 셀의 드레인영역들이 열선에 공통으로 접속되, 같은 행의 각 셀의 소오스가 소오스선에 공통접속되고, 같은 행의 각 셀의 제어게이트전극이 공통으로 형성되어 행선을 이루고 있는 셀어레이를 갖춘 반도체 불휘발성 메모리에 있어서, 독출시에 상기 모든 셀에 대해 상기 소오스선 또는 열선중에서 통상 낮은 바이어스전압이 인가된 쪽에 ＂+＂전압을 설정하는 전압설정 수단을 구비한 점을 특징으로 한다.

또, 본 발명에 따른 반도체 불휘발성 메모리의 제조방법은 실리콘기판을 열산화하여 산화막을 형성하고, 그 산화막상에 질화막을 퇴적하여, 이 질화막상에 소자능동영역/소자분리영역을 구분하기 위해 제1레지스트패턴을 포토리소그라피공정에 따라 형성하고, 상기 제1레지스트패턴을 마스크로서 상기 질화막 및 산화막을 에칭하고, 상기 제1레지스트패턴을 제거하고, 다음에 상기 기판을 열산화하여 필드산화막을 형성하고, 상기 질화막을 제거하고, 그 후, 포토리소그라피공정에 따라 상기 필드한화막의 일부를 노출시킨 제2레지스트패턴을 기판상에 형성하고, 상기 제2레지스트패턴을 마스크로서 상기 필드산화막의 노출부아래의 기판에 필드반전방지용 이온을 주입하여 필드반전방지용 불순물영역을 형성하고, 상기 제2레지스트패턴을 제거하는 공정을 구비한 점을 특징으로 한다.

[작용]

상기 반도체 불휘발성 메모리에서는 독출시에 모든 셀에 대해서 상기 소오스선 또는 열선중에서 통상 낮은 바이어스 전압이 인가된 쪽(예컨대 소오스선)에 ＂+＂전압을 설정하므로, 모든 셀에 대하여 마치 백게이트바이어스효과를 건 것과 동등하게 된다. 따라서, 소거시의 전자인출조건을 최적하여도 과소거가 발생하여 소거후의 임계치전압이 ＂-＂로 된 셀트랜지스터에 대해서도, 그 임계차전압을 독출시에는 실질적으로＂+＂값으로 옮겨 수행해 구제할 수 있고, 독출시의 오선택을 방지할 수 있고, 오독출을 방지할 수 있다.

또, 상기 반도체 불휘발성 메모리의 제조방법을 소자능동 영역간의 소자분리용 필드산화막 및 필드반전방지용 이온주입에 의해 불순물영역을 형성하는 일련의 과정을 수생할 경우에 필드산화후에 필드산화막을 통하여 필드반전방지용 이온주입을 행하여 불순물영역을 형성하므로, 주입이온이 열이력은 갖게 되는 것을 적극적으로 피할 수 있게 되고(적어도 필드산화전의 고온어닐링과 필드산화시의 열처리를 모두 받지 않게 된다), 주입이온의 횡방향확산을 적극 억제할 수 있고, 게다가, 이온주입의 도즈량을 저하시킬 수 있게 되고, 소지능동영역과 상기 불순물영역사이의 내압마진을 향상시키고, 소자능도영역에 승압전압이 인가된 소거시의 회로동작을 지장없이 수행할 수 있게 된다.

[실시예]

이하, 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.

제1도는 EEPROM 셀의 어레이를 갖춘 반도체집적회로(EEPROM 집적회로, EEPROM 혼합로직접회로 등으로 이하, EEPROM으로 표기한다)에 있는 메모리셀어레이의 등가회로 및 그 주변회로의 일부를 나타내고 있고, 제2도는 제1도의 회로에 있는 각 동작모드의 동작모드대 셀인가전압의 관계를 나타내고 있다. 상기 셀어레이는, 예컨대 제3a∼c도를 참조하여 상기한 바와 같은 메모리셀트랜지스터가 제7도에 나타낸 것 같이 행렬상태로 배열되어 형성된 것이다.

즉, 이 EEPROM은 종래예에서 설명한 것과 같이 셀트랜지스터 및 셀어레이를 갖추고 있지만, 독출모드시의 셀트랜지스터에 대한 전압설정이 종래와 다르고, 그에 대응하여, 예컨데 Vcc 전원전압으로부터 저항 분해회로등에 의해 강압되어 소정의 ＂+＂의 전압(예컨대 2V)을 생성하는 전압공급회로(1)가 설치되어 주변 회로(76) 및 열선택게이트(79)에 각각 접속되고, 상기 3V의 공급이 생략되어 있는 점, 주변회로(76) 및 열선택게이트(79)는 독출모드시에 전압공급회로(1)의 출력전압을 이용하고 있는 점이 종래와 다르고, 그 다른 점에 대해서 종래와 동일부분에는 동일부호로 표기하고, 그 설명은 생략한다.

다음에, 제2도의 회로에 있는 독출동작모드에 대해서 워드선(72-2), 소오스선(73-1) 및 열선(74-2)의 1조에 접속되어 있는 메모리셀(71-2-2)에 주목하여 설명한다. 독출시에 선택된 워드선(72-2)은 예컨대 5V(Vcc전원전압)로 설정되고, 선택되지 않은 워드선은 접지전위에 설정되고, 모든 소오스선(73-1~73-2)은 2V로 설정된다. 또, 선택된 메모리셀(71-2-2)의 드레인에 접속되어 있는 열선(74-2)은 5V(Vcc전원전압)에 설정되고, 선택되지 않은 열선은 2V에 설정된다.

이와 같은 선택메모레셀에 독출전압이 인가됨에 따라, 선택메모리셀의 데이타의 내용(＂0＂ 또는 ＂1＂)이 열선으로 독출되고, 감지증폭기회로(81)에 의해 검지·증폭되어 출력되게 된다.

또, 상기 EEPROM 이 있는 일괄소거는 종래와 같이, 모든 소오스선(73-1∼73-2)을 해방상태로 설정하고, 모든 워드선(72-1∼72-3)을 접지전위에 설정하고, 모든 열선(74-1∼74-3)을 20V(소기전압 V_FF)로 설정한다. 이에 따라 메모리셀의 드레인영역(33)과 제어게이트전극(37)사이에 고전압이 걸리고, 부유게이트 전극(35)중의 전자가 제1게이트절연막(34)의 터널전류를 이용하여 드레인영역(33)으로 인출되어 소거상태로 된다. 결국, 메모리셀의 제어게이트전극(37)으로 부터 본 임계치전압이 저하되고, 점차로 디프레션형으로 되어, ON(＂1＂)상태로 된다.

소거후에 ＂0＂상태로 기록시는 소거된 모든 메모리셀중의 임의의 선택메모리셀의 부유게이트전극(35)에 열전자를 주입한다. 이 경우, 모든 소오스선(73-1∼73-2)을 접지전위에 설정하고, 선택된 워드선(72-2)을 12.5V(외부공급전압Vex)로 설정하고, 선택되지 않은 워드선을 접지전위에 설정하고, 선택된 열선(74-2)을 10V(전압 Vd1)로 설정하고, 선택되지 않은 열선을 접지전위에 설정한다. 이에 따라, 선택메모리셀의 드레인·소오스간에 높은 전계를 걸고, 기판/게이트절연막(산화실리콘막) 장벽 3.1eV를 만들기 위한 높은 전압을 발생시켜 선택메모리셀의 부유게이트전극(35)에 주입하다. 따라서 ＂0＂상태로의 기록후에는, 선택메모리셀의 제어게이트전극(37)으로 부터 본 임계치전압이 상승하여 OFF(＂0＂)상태로 된다.

또, ＂1＂상태로의 기록은 모든 소오스선(73-1∼73-2)과 모든 워드선(72-1∼72-3) 및 모든 열선(74-1∼.74-3)을 접지전위에 설정한다., 이 경우, 메모리셀의 전자의 이동은 없고, 메모리셀의 상태는 변하지 않는다.

상기한 본 발명의 EEPROM에서는 독출시에는 모든 셀에 대해서 상기 소오스선 또는 열선중에서 통상 낮은 바이어스전압이 인가된 쪽(예컨대 소오스선)에 ＂+＂전압(본 예에서는 2V)을 설정하고 선택열의 셀에는 종래의 드레인전입(3V)보다 이 ＂+＂전압분만큼 큰 드레인전압(본 예에서는 5V)을 인가하여 필요한 드레인·소오스간 전압을 확보하므로, 모든 셀에 대하여 마치 백게이트바이어스효과를 건 것과 같게 된다. 따라서 과소거에 의해 소거후의 임계치전압(V_TH)이 ＂-＂로 셀트랜지스터에 대해서도, 그 임계치전압(V_TH)을 독출시에는 실질적으로 ＂+＂값으로 옮겨 행하여 구제할 수 있고, 독출시의 오선택을 방지할 수 있어, 오독출을 방지할 수 있다.

이하, 임의의 셀이 과소거에 의해 임계치전압(V_TH)이 ＂-＂로 된 경우의 본 발명에 의한 오독출방지효과를 설명한다. 제4도는 셀의 제어게이트에 부여된 저압(VG)과 셀의 드레인전류 Id의 루트값

의 관계(단, 소오스 전압 Vs=2.0V, 드레인전압 Vd=5.0V, 기판전압 V_B=OV)를 나타내고 있다. 이

특성에서 점선으로 도시한 특성은 과소거에 의해 셀의 임계치전압(V_TH)을 실질적으로 ＂+＂값으로 옮겨 수행해 구제한 모양을 나타내고 있다. 상기 특성에서 과소거에 의해 셀의 임계치전압(V_TH)은 외삽법으로 보면 약 -1.6V로 되어 있고, 이 셀은 게이트전압 V_G=OV일때에 드레인전류(Id)가 100μA 이상으로도 흐르므로, 이 상태로는 제7도를 참조하여 상기한 것처럼, 이 후의 독출시에 셀의 게이트전압(V_G)이 OV에서도 채널이 잘못된 ON 상태로 되어 버리고, 이 잘못된 ON 상태로 된 셀과 같은 열에 인접한 셀이 어드레스입력에 의해 선택된 경우, 이 선택된 셀이 예컨대 OFF 상태에서도, 상기 잘못된 ON 상태의 셀의 드레인전류(Id)에 의한 오독출이 일어난다.

이에 대하여, 본 발명에서는 독출시에 모든 셀에 대해서 소오스에 2V를 인가하고, 선택역의 셀의 드레인에 5V를 인가하여 드레인·소오스간 전압(V_DS)을 3V확보함만으로, 모든 셀에 대하여 마치 백게이트바이어스효과를 거는 것과 같이 되고, 임계치전압(V_TH)으로서 ＂+＂값(본 예에서는 0.7V)을 얻을 수 있고, 게이트전압 V_G=OV일 때 드레인전류(Id)가 흐르지 않게 됨을 알수 있다. 따라서, 독출시의 선택셀이 OFF 상태인 경우, 이 셀과 같은 열은 다른 비선택셀은 과소거에 의해 임계치전압(V_TH)이 설사＂-＂로 된 것까지도 OFF 상태로 되므로, 정규의 1개번지의 셀을 확실히 선택하여 데이터를 정확히 독출할 수 있게 된다.

또 상기 실시예에서는 독출시의 선택셀의 드레인에 5를 걸고 있지만, 만약, 이 5가 리드리텐션(Read retention : 출력시에 부유게이트전극(35)으로 부터 전자가 드레인영역(33)에 빠져버리는 현상)을 염려하지 않으면 안되므로, 본 발명에 의한 셀의 임계치전압(V_TH)을 ＂+＂의 값으로 옮겨 행하여 구제하는 효과가 얻어지는 범위에서, 소오스전위(Vs)를 낮추어도 좋고, 또는, 1셀의 드레인전류(Id)는 감지증폭기(81)의 감도가 하락하는 한 낮게 할 수 있으므로, 드레인·소오스간전압(V_DS)을 3V이하로 하여도 좋다. 이 드레인·소오스간 전압(V_DS)을 낮추는 것은 독출시에 셀의 부유게이트전극(35)에 열전자가 주입되어 버림으로써 발생하는 소프트·라이트의 방지대책으로서도 유효하다.

또, 소거시의 인출전압으로서 소거효율을 높이기 위해서는 부유게이트전극(35)과 드레인영역(33) 또는 소오스영역(32)사이의 제1게이트산화막(34)의 막두께를 일부 얇게하여 이 부분을 이용하여 인출하는 것이 좋다.

다음으로, 본 발명에 따른 EEPROM의 제조방법의 1실시예로서 2층 폴리실리콘구조를 갖춘 EEPROM을 제조하는 방법에 대해서 워드선방향에 따른 단면구조를 나타낸 제5a∼f도를 참조하여 설명한다.

먼저, 제5a도에 나타낸 것 같이, 예컨대 P형실리콘기판(50)의 표면의 전면은 약 1000Å 열산화하여 산화막(51)을 형성하고, 그 후 연속적으로 불순물이 도핑되지 않은 진성 폴리실리콘막(52) 및 질화막(53)을 퇴적한다. 여기서, 산화막(51)은 기판표면을 보호하고, 또 폴리실리콘막(52)은 용력이 큰 질화막(53)의 완화층(緩和層)으로서 작용한다.

다음에, 통상적인 포토리소그라피공정에 의해 제5b도에 나타낸 것 같이, 질화막(53)상에 소자능동영역/소자분리영역을 구분하기 위한 제1레지스트패턴(54)을 형성하고, 제1레지스트패턴(54)을 마스크로서 소자능동영역 이외의 상기 질화막, 폴리실리콘막 및 산화막을 이방성 에칭장치에 의해 에칭제거한다, 그리고, 제1레지스트패턴(54)을 제거한 후, 필드산화시의 산화유기결함대책으로서 950℃이상의 고온아닐링을 한다.

이어서, 수소연소산화에 의해 기판을 열산화함에 따라, 제5c도에 나타낸 것 같이, 약 8500Å의 필드산화막(55)을 형성한다. 그 후, NH4F액에 의해 질화막(53)상에 붙어있는 매우 얇은 산화막을 제거한다.

다음에, 제5d도에 나타낸 것 같이 질화막(53) 및 산화막에 대한 선택비가 큰 등방성 에칭장치에 의해 질화막(53)을 에칭제거한다. 다음으로, 재산화하여 NH₄F액으로 에칭제거하고, 깨끗한 실리콘기판표면을 노출시킨다.

이 후, 기판상에 매우 얇은 산화막을 성장시켜 통상적인 포토리소그라피공정에 따라 제5e도에 나타낸 것 같이 필드산화막(55)의 일부를 노출시킨 제2레지스트패턴(56)을 기판상에 형성한다.

다음에, 제2레지스트패턴(56)을 마스크로서 필드산화막(55)의 노출부를 통해서 그 밑의 기판에 필드반전 방지용 이온(예컨대 보론 B⁺)을 주입하여 필드반전방지용 고농도 불순물영역(57; P⁺영역)을 형성한다. 따라서, 제2레지스트패턴(56)을 제거하고, 열처리(950℃, N₂분위기에서의 어닐링)를 한다. 이것을 이온주입에 의한 기판의 손실(damage)을 회복하기 위하여 행해진다.

이후, 통상적인 프로세스에 의해 제5f도에 나타낸 것 같이, 2층 폴리실리콘 게이트전극(부유게이트전극(58), 제어게이트전극(59))구조를 갖춘 불휘발성 메모리셀트랜지스터를 형성한다, 여기서 참조부호 60은 제1게이트절연막, 참조부호 61은 제2게이트절연막, 참조부호 62는 층간절연막, 참조부호 63은 비트선이다.

상기 반도체 불휘발성 메모리의 제조방법에 따르면 소자능동영역의 소자분리용 필드산화막(55) 및 필드반전방지용 이온주입에 의한 P⁺영역(57)을 형성하는 일련의 과정에서 필드산화후에 필드산화막(55)을 통해 필드반전방지용 이온을 주입하여 P⁺영역(57)을 형성하므로, 주입이온이 열이력을 갖게 되는 것을 적극적으로 피할 수 있게 되고(적어도 필드산화전의 고온어닐링과 필드산화시의 열처리를 전부 받지 않게 된다), 이 온주입의 횡방향확산을 적극적으로 억제할 수 았고, 소자능동 영역과 P⁺영역(57)사이의 내압마진을 향상시킬 수 있고, 소자능동영역에 승압전압이 인가된 소거시의 회로동작을 지장없이 수행할 수 있게 된다.

다음으로 상기 반도체 불휘발성 메모리의 제조방법에 따라 이온주입의 도즈량저하가 가능하게 되는 것을 이하 시뮬레이션을 이용해 설명한다. 제6도중 실선은 제5e도까지의 프로세스가 종료된 후의 필드산화막(55)을 에칭한 경우 그 아래 기판의 깊이방향으로 있는 불순물농도의 프로파일을 나타내고 있고, 종래의 불순물농도의 프로파일을 비교하기 위해 점선으로 나타내고 있다. 이 경우, 상기 실시예에서는 이온주입직후의 프로젝션.레인지(R_p)를 종래와 같이 얻기위해 높은 가속전압 240KeV(종래에는 60KeV)를 이용하고 있다. 그러나, 상기 실시예에서는 이온주입의 도즈량이 5.0×10¹³/㎠ (종래의 1.5×10¹⁴/㎠의 1/3)에서도, 종래보다도 높은 표면농도(Ca; 4.7 × 10¹⁷/㎠)를 얻을 수 있게 되었다. 이 기판은 표면농도(Cs)가 높으면, 그것만이 필드반전전압을 높일 수 있는 것을 의미한다. 종래의 표면농도(Cs)는 3.6×10¹⁷/㎤ 이므로, 이 값으로부터 종래의 제조방법은 약 1/3의 도즈량에 상당하는 분량이 필드산화시의 편석(偏析)에 의해 필드산화막에 흡수된다는 것을 알 수 있다.

또, 상기와 같이 높은 가속전압에서의 이온주입이 곤란한 경우에는 필드산화막 형성후의 공정(예컨대 셀의 게이트산화막의 에칭공정)에서 필드산화막의 막두께가 적당하게 얇아진 뒤에, 게다가, 950℃ 이상의 열공정이 나중에 행해지는 공정에서 이온을 주입하면, 가속전압을 내림과 더불어 도즈량을 줄일 수 있다, 이 950℃ 이상의 열공정은 이온주입에 의한 기판의 손실을 회복하기 위해 필요하지만 최종공정까지 있으면 좋다.

또, 본 발명의 제조방법은 제9a∼c도에 나타낸 것 같은 3층 폴리실리콘 게이트구조를 갖춘 EEPROM의 제조, 또는, 질화막을 산화방지마스크로서 사용하여 소자를 분리하게 되는 반도체 집적회로 전반의 제조에 적용하여도 상기 실시예와 같은 효과가 얻어진다.

[발명의 효과]

상기한 바와 같이 본 발명의 불휘발성 메모리에 따르면, 고집적화에 수반하여 부유게이트전극의 형상제어성의 한계에 의해 각 셀의 소거특성에 큰 오차발생등의 경우에, 소거시의 전자인출조건을 최적화하여도 과소거가 발생하여 소거후의 임계치전압이 ＂-＂로 된 셀트랜지스터에 대해서도, 그 후의 독출시의 오선택을 방지할 수 있고, 오독출을 방지할 수 있으므로, 일괄소거형 고집적 EEPROM등에 적용하면 매우 효과적이다.

또, 본 발명에 따른 반도체 불휘발성 메모리의 제조방법에 따르면, 소자능동영역의 소자분리용 필드산화막 및 필드반전방지용 이온주입에 의해 볼순물영역을 형성하는 일련의 과정에서, 필드반전방지용 이온주입에 의한 불순물영역이 열이력을 갖게 되는 것을 적극 피할 수 있고, 주입이온의 횡방향확산을 적극 억제할 수 있고, 게다가, 이온주입의 도즈량도 저하시킬 수 있게 되고, 소자능동영역과 상기 불순물영역사이의 내압마진을 향상시킬 수 있고, 소자능동영역에 승압전압이 인가된 소거시의 회로동작을 지장없이 수행할 수 있다.

Claims

반도체기판(30)표면에 형성된 소오스영역(32) 및 드레인영역(33)과, 이 소오스영역과 드레인영역사이의 채널영역상에 형성된 제1게이트절연막(34)과, 이 제1게이트절연막상에 형성된 전기적으로 부유상태인 부유게이트전극(35)과, 이 부유게이트전극상에 제2게이트절연막(36)을 매개하여 형성된 제어게이트전극(37)을 갖춘 메모리셀트랜지스터가 행렬상태로 배열되고, 같은 열에 인접한 셀의 드레인영역들 또는 소오소영역들이 공통형성되어 같은 열의 각 셀이 직렬로 접속되고, 행방향에 인접한 셀들은 반도체기판내에 형성된 소자분리영역(31)에 의해 분리되어 있고, 같은 열에 인접한 셀의 드레인영역들이 열선에 공통접속되고, 같은 행의 각 셀의 소오스가 소오스선에 공통으로 접속되고, 같은 행의 각 셀의 소오스가 소오스선에 공통으로 접속되고, 같은 행의 각 셀의 제어게이트전극이 공통으로 형성되어 행선으로 이루어진 셀 어레이를 갖춘 반도체 불휘발성 메모리에 있어서, 독출시에, 상기 모든 셀에 대하여 상기 소오스선까지는 열선중에서 통상 낮은 바이어스전압이 인가된 쪽에＂+＂의 전압을 설정하는 전압설정수단(1)을 구비한 점을 특징으로 하는 반도체 불휘발성 메모리.
제1항에 있어서, 상기 제1게이트절연막(34)층 상기 드레인영역까지는 소오스영역에 대향하는 일부가 남은 부분보다도 얇게 형성되어 있는 점을 특징으로 하는 반도체 불휘발성 메모리.
실리콘기판(50)을 열산화하여 산화막(51)을 형성하고, 이 산화막상에 질화막(53)을 퇴적하는 공정과, 상기 질화막상에 소자능동영역/소자분리영역을 구분하기 위한 제1레지스트패턴(54)을 포토리소그라피공정에 의해 형성하고, 상기 제1레지스트패턴을 마스크로서 상기 질화막 및 산화막을 에칭한 후, 상기 제1레지스트패턴을 제거하는 공정과, 다음으로, 상기 기판을 열산화하여 필드산화막(55)을 형성한 후, 상기 질화막(53)을 제거하는 공정과, 그 후, 포토리소그라피공정에 의해 상기 필드산화막의 일부를 노출시켜 제2레지스트패턴(56)을 기판상에 형성하고, 상기 제2레지스트패턴을 마스크로서 상기 필드산화막의 노출부아래의 기판에 필드반전방지용 이온을 주입하여 필드반전방지용 불순물영역(57)을 형성하고, 상기 제2레지스트패턴(56)을 제거하는 공정을 구비한 점을 특징으로 하는 반도체 불휘발성 메모리의 제조방법.