JP5306115B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法 Download PDF

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Description

この発明は、フローティングゲートとコントロールゲートの２層ゲート電極を有する不揮発性半導体記憶装置ならびにその駆動方法、動作方法および製造方法に関するものである。
図２６は従来のフラッシュメモリ等の不揮発性半導体記憶装置におけるメモリセルアレイを示す回路構成図であって、ＮＯＲ型フラッシュメモリの一例を示すものであり、図において、ＷＬｍ−１〜ＷＬｍ＋１はワードライン、ＢＬｎ−１〜ＢＬｎ＋１はビットライン、ＳＬはソースラインである。
まず、フラッシュメモリの過消去状態について説明する。
メモリセル（以下、セルという）の構成においてＮＯＲ型もしくはＤＩＮＯＲ型と呼ばれるアレイ構成を持つものでは、同一ビット線上にしきい値Ｖｔｈ（以下、Ｖｔｈという）がデプレッション状態（Ｖｔｈ＜０）のセルが存在するとそのビット線上の全てのセルのＶｔｈ測定ができなくなる問題がある。例えば、図２６における円Ａに当たるＢＬｎ／ＷＬｍのセルのＶｔｈがデプレッション状態の場合、ＢＬｎ上の他のセルのＶｔｈがエンハンス状態（Ｖｔｈ＞０）状態であっても、ＢＬｎ／ＷＬｍのセルの影響でＶｔｈが測定できない（全て０Ｖ以下となる）。
このため、上記アレイ構成でのＶｔｈ分布を調べると、図２７の過消去不良のＶｔｈ分布図に示すように同一ビット線上のセル数に比例したセルがＶｔｈ＜０と判定されてしまう。このようなデプレッション状態のセルは、フラッシュメモリでフローティングゲートから電子を引き抜く際に偶発的に過剰に電子が引き抜かれることにより発生し得る。
この現象については、山田らによる「アバランシェホットキャリア注入を使用したＮＯＲ型フラッシュＥＥＰＲＯＭ用の自己収束消去法」（文献１：ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｖｏｌ．４３， ｐ．１９３７， １９９６）の中に誤消去セル（ｅｒｒａｔｉｃ ｏｖｅｒ ｅｒａｓｅ）として記載がある。
次に、過消去セルのＶｔｈの書き戻しについて説明する。ここで、過消去セルのＶｔｈをエンハンス状態に戻すことを書き戻しと称する。この書き戻しには幾つかの方法が既に報告されている。
まず、フラッシュメモリでセルへの電子注入法としてＣＨＥ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ）を用いた方法が知られている。ここで、ＣＨＥによる書き込みとは、メモリセルのドレイン近傍の急峻な電界で加速されたチャネル電子のうち、酸化膜のバリア高さ以上に加速された高エネルギ電子をフローティングゲートに注入する方式をいう。
次に、従来のＮＯＲ型フラッシュメモリのセル構造を用いて、ＣＨＥを用いた過消去ビット書き戻しを説明する。図２８は従来のＣＨＥによる過消去ビット書き戻しを説明するためのフラッシュメモリセルの断面概略図であり、図において、１１はＰ型半導体基板、１２ａ，１２ｂはそれぞれＮチャネルのソース、ドレイン領域、１４は多結晶シリコン等からなるフローティングゲート、１５はリーク対策のため酸化膜、窒化膜、酸化膜の３層構造を有したＯＮＯと呼ばれる絶縁膜、１６は多結晶シリコン等からなるコントロールゲート、Ｖｓはソース電圧、Ｖｄはドレイン電圧、Ｖｃｇはコントロール電圧、Ｖｓｕｂは基板電圧である。なお、コントロール電圧Ｖｃｇはドレイン電圧Ｖｄよりも高く設定するのが通常である。
ＣＨＥ方式を用いるフラッシュメモリでは、ＣＨＥ効率を高めるため、ドレイン近傍では濃いＰ＋基板濃度（〜１０18ｃｍ-3程度）と濃いＮ＋拡散層（〜１０20ｃｍ-3程度）を備える。例えば、図２９は従来セル構造によるドレイン端近傍におけるチャネル表面での不純物の分布を示すグラフ図である。これによれば、ｌｏｇＮの値が一挙に落ち込む表層位置Ｐ０を境に不純物濃度には増減の変化がみられる。この従来セル構造では、空乏層はＰチャネル基板領域のみで拡がりを抑えＣＨＥ効率を稼いでいる。先の文献１にもドレインの注入はＡｓ＝５×１０15ｃｍ-2と書かれており、この注入条件では熱処理後のＮ＋拡散層濃度は１０20ｃｍ-3以上となる。
次に動作について説明する。
セルへの書き込みは、ドレイン近傍の急峻な電界で加速されたチャネル電子のうち、第１のゲート酸化膜１３のバリア高さ以上に加速された高エネルギ電子即ちＣＨＥをフローティングゲートに注入することにより行われ、一方、セルへの書き戻しは、過消去状態のセルに対して、上記のＣＨＥ方式を用いてＶｔｈをエンハンス状態にすることにより可能である。
しかしながら、この方法では以下に記すような問題点が存在する。
（１）過消去セルを選択する必要があるので、回路構成が複雑になる。
（２）書き込むべきＶｔｈ変動幅が従来の書き込みとは異なるので、ドレイン・ゲートに所望の電圧を設定する必要がある。即ち、この電圧は、一般的にセルを書き込み状態にする電位配置とは異なる電位配置が必要となる。
（３）書き戻し時にチャネル電流をドライブする必要がある。（Ｉｄ〜数１０μＡ／セル）
これに対して、上記ＣＨＥ方式による書き戻しでのビット選択を行わなくてもよい方法として、ドレインアバランシェホットエレクトロン（Ｄｒａｉｎ Ａｖａｌａｎｃｈｅ Ｈｏｔ Ｅｌｅｃｔｏｒｏｎ； 以下ＤＡＨＥと略称する）、ドレインアバランシェホットホール（Ｄｒａｉｎ Ａｖａｌａｎｃｈｅ Ｈｏｔ Ｈｏｌｅ； 以下ＤＡＨＨと略称する）によるゲート電流を用いた書き戻し方法が報告されている（文献１参照）。
この書き戻し方法を用いたセル構造について以下説明する。
図３０は従来のＤＡＨＥ／ＤＡＨＨによる過消去ビット書き戻しを説明するためのフラッシュメモリセルの断面概略図であり、図において、装置構成は上記ＣＨＥによるメモリセルとほぼ同じでその説明は省略するが、電極に対する印加電圧のかけ方に相違点があり、Ｖｃｇに対してＧＮＤレベルを印加し、Ｖｓｕｂに対してＧＮＤまたは負バイアスを印加するものである。
この様なドレイン構造を有するフラッシュメモリのセルでのゲート電流Ｉｇは、図３１に示すようにチャネル電流が流れるゲート電圧領域でゲート電圧が低い側から、ＤＡＨＨ、ＤＡＨＥ、ＣＨＥといったゲート電流が観測されることが知られている。この様子は、文献１や他の文献にも記載されている（例えば、文献２：ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｌｅｔｔｅｒ， ＥＤＬ−７， ｐ．５６１， １９８６， Ｙ．Ｎｉｓｓａｎ−Ｃｏｈｅｎ、更に、文献３：米国特許第５，５４６，３４０号，Ｃｈｕｎｇ−Ｙｕ Ｈｕら）。ここで、ＤＡＨＥ／ＤＡＨＨのゲート電流はチャネルを流れる電流を種として、ドレイン近傍の高電界領域にて発生した電子・ホール対のうち、前記電界でエネルギ的に高い状態に加速された電子もしくはホールがフローティングゲートに注入されたものと説明することができる。
このＤＡＨＨ／ＤＡＨＥを用いれば、自己収束的に過消去状態のセルを書き戻すことができる。このＤＡＨＨ／ＤＡＨＥによるゲート電流は、チャネルを流れる電流を種として、ドレイン近傍の高電界領域にて発生した電子・ホール対のうち、前記電界でエネルギ的に高い状態に加速された電子もしくはホールがフローティングゲートに注入されたものとする。
以下、この書き戻し方法による評価について述べる。
セル構造は上記の文献１を参考にした図３２の断面構成を有するものを用いた。図３４は、この方法での書き戻しを単体セルにて評価した結果を示すグラフ図である。
Ｖｔｈを約０Ｖまで過消去したセルをドレイン電圧Ｖｄ＝５Ｖ、コントロールゲート電圧Ｖｃｇ＝０Ｖの条件（ソース電圧Ｖｓ＝Ｖｓｕｂ＝ＧＮＤ）で放置すれば、約０．１ｓｅｃ後に収束Ｖｔｈは約１．７５Ｖまで書き戻されている。即ち、この書き戻し方法ではＣＨＥ方式で問題であったビット選択の必要が無く、アレイ全体のビット線にドレイン電圧を印加し、ゲート電圧は０Ｖに設定して放置すればよい。
更にこの方法で特徴的なことは、収束Ｖｔｈより高いＶｔｈを有する状態も、収束Ｖｔｈに変動することである。即ち、図３１の自己収束法使用時のゲート電流特性のグラフ図に示されるように、収束Ｖｔｈ以下のセルでは、ＤＡＨＥの注入（電子注入）が起こり、フローティング電位が図中のＶｇ＊にまで下がる。この結果、セルＶｔｈは収束Ｖｔｈにまで書き戻される。一方、収束Ｖｔｈ以上のセルでは、ＤＡＨＨの注入（ホール注入）が起こり、フローティング電位が図中のＶｇ＊にまで上がる。この結果、セルＶｔｈは収束Ｖｔｈにまで下がることになる。即ち、収束ＶｔｈではＤＡＨＥによる電子注入とＤＡＨＨによるホール注入が釣り合った状態になっている（電子・ホールの両方が注入され続けている）。
また、図３５はこの自己収束法での書き戻し方法におけるドレイン電圧Ｖｄ依存性を示すグラフ図であり、ドレイン電圧がＶｄ＝６Ｖから４Ｖに低下するに従い、書き戻しに要する時間が増加することが判る。
また、図３６はこの自己収束法での書き戻し方法における収束ポイント即ち収束Ｖｔｈにまで達したセルでのゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性を示すグラフ図であり、この図ではＶｇ＝０Ｖにおいても、書き戻されたセルでは電流が流れていることが判る。この測定はＶｄ＝１Ｖで行っており、実際の書き戻し時（Ｖｄを〜５Ｖに印加した時）には数μＡ／ｂｉｔの電流が流れる。加えて、図３９を参照すると、書き戻し動作時間が１０1〜１０2ｓｅｃの範囲ではドレイン電流Ｉｄは安定して２０μＡ（＝２×１０-5Ａ）流れていることが判り、これは書き戻し時に収束Ｖｔｈで電流が流れていることを明白に示すものである。
さらに、ビット線選択を行わない代わりにアレイ全体を選択した場合、仮にアレイブロックサイズが２５６ｂｉｔｓ（ＢＬ）×２０４８ｂｉｔｓ（ＷＬ）＝５１２ｋｂｉｔｓだとし、更に収束Ｖｔｈでのセル電流を１μＡ／ｂｉｔと仮定しても、この書き戻し方法では約５００ｍＡ程度の電流が流れてしまう。即ち、この方法では、書き戻し動作時の駆動電流が多いことが問題であった。
さらにまた、ＤＡＨＥ／ＤＡＨＨゲート電流による書き戻しではチャネルコンダクタンスが劣化するということも報告されている（文献３：ＩＥＤＭ’９４，ｐ．２９１）。これは、収束Ｖｔｈにおいて、電子・ホールの両方がゲート酸化膜を介して注入され続けるため、このゲート酸化膜が劣化するからである。
また、参考例として以下の先行技術があげられる。
図３７は特開平１０−１４４８０９号記載の半導体記憶装置の断面図である。図において、Ｎ＋＋領域１２ｂｂと濃いＰ＋領域２ｂが接する構造が、ゲートとオーバラップしているので、図中の円で囲まれた部分で発生した電子・ホールがゲートに注入されてしまい、図３８に示されるように、ドレインディスターブ特性が悪くなる。ここで、ドレインディスターブ特性とは、高いＶｔｈ状態にあるセルにＣＨＥ書き込み時のドレイン電圧が長時間印加されるとＶｔｈが下がる不具合をいう。
また、チャネル領域に電界緩和層がない場合の一例として、特開平４−２１１１７８号記載の半導体記憶装置があるが、これによれば、ＤＡＨＥ／ＤＡＨＨのゲート電流が釣り合うところにＶｔｈは収束する。これに対応する書き戻し動作時の電流収束特性を示すグラフ図が図３９である。図３９は横軸が時間、縦軸が書き戻し動作時のチャネルを流れる電流量で、約１０ｓｅｃ程度で〜１０μＡ程度の収束値に収束し、これはＤＡＨＥ／ＤＡＨＨのゲート電流が釣り合った状態を示す。さらに１００ｓｅｃ程度でゲート酸化膜が破壊された。これは電子とホールの両方が同時にゲート酸化膜に注入された結果、酸化膜の劣化が進み破壊が発生したものである。
次に、不揮発性半導体記憶装置の動作方法として消去シーケンスについて説明する。
図３３は、従来のＮＯＲ型フラッシュメモリの消去シーケンスを示すフローチャートである。図において、ＳＴ１１はコマンド入力ステップ、ＳＴ１２は消去前書き込みステップ、ＳＴ１３は消去ステップ、ＳＴ１４は消去確認ステップである。
次に動作について説明する。
コマンド入力がステップＳＴ１１にてなされると、過消去セルの発生を抑えるため、一度消去を選択されたブロックの全セルが消去前書き込みステップＳＴ１２において書き込まれる。従来は、この消去シーケンスにおいて、この消去前書き込みの時間が長くかかり、消去時間の短縮が困難であった。
例えば、ＣＨＥ方式による書き込みを行うＮＯＲ型のセルアレイで、５１２ｋｂｉｔｓのブロックが同一ビット線上に２５６ビット／同一ワード線上に２０４８ｂｉｔｓの配置で構成されていたとする。消去前書き込みにおいて、３２ｂｉｔｓを一度に選択し書き込みを行ったとする。一度の書き込み時間が〜２０μｓｅｃであったとしても、２０４８／３２×２５６×２０μｓ＝０．３２８ｓｅｃを要する。
従って、例えば１Ｍｂｉｔｓの容量をもったチップが上記ブロック構成で構成されていたとすると、消去コマンド入力後には消去前書き込み動作だけで０．３２８ｓｅｃ×２＝０．６５ｓｅｃかかることになる。実際の消去時間（セルを低Ｖｔｈ状態にまで持っていく動作）に関しては、消去時に酸化膜に印加されるＦＮトンネル電界を高めれば約０．１ｓｅｃ程度にまでは短縮できるにも拘らず、過消去セルの発生を抑えるための消去前書き込みだけでその６倍近くの時間を要することになってしまっていた。
なお、上記においては、従来のＮＯＲ型フラッシュメモリを例に取り上げて説明したが、ＤＩＮＯＲ型フラッシュメモリについても補足して説明する。
図４０は、従来のＤＩＮＯＲ型フラッシュメモリのセル構造を示す断面概略図であり、図において、１７は低濃度のＮ型ドレイン領域即ちＮ−ドレイン領域であることを除いて、他の構成要素は図２８のものと同一なので同一符号は同一構成要素または相当部分を示しその説明は省略する。
ＤＩＮＯＲ型のセル構造ではＣＨＥ書き込みを用いるＮＯＲ型のものとは異なり、以下の特徴を有する。
（１）アレイ構成はＤＩＮＯＲ型も上記のＮＯＲ型フラッシュメモリと同様でよい（図２６参照）。
（２）書き込みは低Ｖｔｈ状態、消去は高Ｖｔｈ状態で行う。
（３）書き込み動作はＶｄに正バイアス、Ｖｃｇに負バイアスをかけ、フローティングゲートからドレイン接合領域にＦＮトンネルで電子を引き抜く。
（４）消去動作はＶｃｇに正バイアス、Ｖｓｕｂにバイアスをかけ、チャネル全面でのＦＮトンネルによりフローティングゲートに電子を注入する。
なお、図４２にＤＩＮＯＲ型フラッシュメモリにおける動作電圧をまとめて示す。
次に、不揮発性半導体記憶装置の動作方法として書き込みシーケンスについて説明する。図４１のフローチャートにおいて、従来のＤＩＮＯＲ型フラッシュメモリにおける書き込みシーケンスを示す。図において、ＳＴ２１は書き込みステップ、ＳＴ２２は書き込み確認ステップ、ＳＴ２３は全ビット終了か否かの判断ステップ、ＳＴ２４は書き戻しステップである。
動作については、ＤＩＮＯＲ型では各ビット毎に確認（ベリファイ）を行うため（ＳＴ２２）、ＮＯＲ型に比べセルＶｔｈがデプレッション状態になる（ＮＯＲ型では過消去状態であるが、ＤＩＮＯＲ型では過書き込み状態）ことは少ない。
特開平１０−１４４８０９号公報 特開平４−２１１１７８号公報 米国特許第５，５４６，３４０号明細書
山田ら、「アバランシェホットキャリア注入を使用したＮＯＲ型フラッシュＥＥＰＲＯＭ用の自己収束消去法」、ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 ｖｏｌ．４３、 ｐ．１９３７、 １９９６ Ｙ．Ｎｉｓｓａｎ−Ｃｏｈｅｎ、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｌｅｔｔｅｒ、 ＥＤＬ−７、 ｐ．５６１、 １９８６ ＩＥＤＭ’９４、ｐ．２９１
従来のフラッシュメモリ等の不揮発性半導体記憶装置ならびにその駆動方法は以上のように構成されているので、ゲート電圧Ｖｇがドレイン電圧Ｖｄよりも高い通常のＣＨＥ方式を用いた書き戻しでは、セルへの書き込み動作時とは異なる電位発生を要すること、過消去セルのビット選択が必要であること、チャネル電流を積極的に流すために書き戻し時の駆動電流が大きいこと等の課題があった。
一方、ＤＡＨＥ／ＤＡＨＨゲート電流による自己収束法を用いた書き戻しでは、自己収束的に書き戻せるのでビット選択は不要であることや、電位発生も書き込み時とほぼ同じ設定でよいという長所はあるが、電圧低下を起こすと収束に至るまでの時間が長くなること（典型例としては、〜０．１ｓｅｃから１ｓｅｃに延びる）、収束電流がアレイ全体で流れることにより書き戻し時の駆動電流が大きいことや、セルのチャネルコンダクタンスが劣化する等の課題があった。
また、従来の不揮発性半導体記憶装置の動作方法は以上のように構成されているので、過消去セルの発生を抑えるために消去前書き込みの時間が長くかかり消去時間の短縮が困難であることや、偶発的に書き込み速度が増し、過書き込みを起こす等の課題があった。
この発明は上記のような課題を解決するためになされたもので、消費電流を低減するとともに書き戻し動作時間を短縮でき、しかもチャネルコンダクタンスの劣化を防止しながら自己収束的に過消去セルを書き戻したり、過書き込みセルを消し戻すことができる不揮発性半導体記憶装置ならびにその駆動方法、動作方法および製造方法を得ることを目的とする。
この発明に係る不揮発性半導体記憶装置の駆動方法は、半導体基板上に、第１導電型のチャネル領域を介して対向する第２導電型の第１、第２の拡散層と、第１導電型のチャネル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびコントロールゲートから構成される２層ゲート電極とを具備したトランジスタを配置しており、第１導電型のチャネル領域および第１、第２の拡散層の一方を第１の電圧レベルに設定するステップと、第１、第２の拡散層の他方を第２の電圧レベルに設定するステップと、コントロールゲートを第１または第３の電圧レベルに設定するステップと、第１の電圧レベルと第２の電圧レベルとの電位差が第１の電圧レベルと第３の電圧レベルとの電位差よりも絶対値において大きく設定したことにより、チャネル電流が流れるトランジスタに対してそのチャネル領域を流れる電荷の一部をフローティングゲートに注入するステップとを備えたものである。
この発明に係る不揮発性半導体記憶装置の駆動方法は、トランジスタを配置しており、第１導電型のチャネル領域を第１の電圧レベルに設定するステップと、第１、第２の拡散層の一方を第２の電圧レベルに設定するステップと、第１、第２の拡散層の他方を第３の電圧レベルに設定するステップと、コントロールゲートを第１、第２または第４の電圧レベルに設定するステップと、第１の電圧レベルと第２の電圧レベルとの電位差が、第１の電圧レベルと第３の電圧レベルとの電位差および第１の電圧レベルと第４の電圧レベルとの電位差よりも絶対値において大きく設定したことにより、チャネル電流が流れるトランジスタに対して、そのチャネル領域を流れる電荷の一部をフローティングゲートに注入するステップとを備えたものである。
この発明に係る不揮発性半導体記憶装置の駆動方法は、トランジスタがＮＯＲ型またはＤＩＮＯＲ型フラッシュメモリに適用されるものである。
この発明に係る不揮発性半導体記憶装置は、半導体基板の表層部に第１導電型のチャネル領域を介して対向する第２導電型の第１、第２の拡散層と、第１導電型のチャネル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびコントロールゲートから構成される２層ゲート電極と、第１、第２の拡散層の少なくともいずれか一方とチャネル領域との間に形成される第２導電型の電界緩和層とを具備したトランジスタを備えたものであり、電界緩和層と隣接する拡散層は２層ゲート電極とはオーバラップしないものである。
この発明に係る不揮発性半導体記憶装置は、第１導電型の半導体基板の表層部に形成され、該半導体基板よりも高濃度の第１導電型領域と、第１導電型領域内に第１導電型のチャネル領域を介して対向する第２導電型の第１、第２の拡散層と、第１導電型のチャネル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびコントロールゲートから構成される２層ゲート電極と、第１、第２の拡散層の少なくともいずれか一方とチャネル領域との間に第１導電型領域内で形成された第２導電型の電界緩和層とを具備したトランジスタを備えたものであり、電界緩和層と隣接する拡散層は２層ゲート電極とはオーバラップしないものである。
この発明に係る不揮発性半導体記憶装置は、第１導電型の半導体基板の表層部に形成され、第１導電型のチャネル領域を介して対向する第２導電型の第１、第２の拡散層と、第１導電型のチャネル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびコントロールゲートから構成される２層ゲート電極と、第１、第２の拡散層の少なくともいずれか一方とチャネル領域との間に第１導電型領域内で形成された第２導電型の電界緩和層と、電界緩和層およびこれと隣接する拡散層を包含して形成され、半導体基板よりも高濃度の第１導電型領域とを具備したトランジスタを備えたものであり、電界緩和層と隣接する拡散層は２層ゲート電極とはオーバラップしないものである。
この発明に係る不揮発性半導体記憶装置は、電界緩和層の第２導電型濃度がこれに隣接する拡散層のものよりも低いものである。
この発明に係る不揮発性半導体記憶装置は、トランジスタはＮＯＲ型またはＤＩＮＯＲ型フラッシュメモリに適用されるものである。
この発明に係る不揮発性半導体記憶装置の製造方法は、第１導電型の半導体基板の表層部にこの基板よりも高濃度で所定の深さに第１導電型領域を形成するステップと、第１導電型領域上にゲート絶縁膜を介してコントロールゲートおよびフローティングゲートから構成される２層ゲート電極を形成するステップと、この２層ゲート電極をマスクにして不純物注入を行い表層部に第２導電型の拡散層を形成するステップと、絶縁膜を全面に形成した後、異方性エッチングを行い２層ゲート電極の側面にサイドウォールを形成するステップと、２層ゲート電極およびサイドウォールをマスクにして不純物注入を行い、所定の深さの範囲で第２導電型の第１、第２の拡散層を形成することにより拡散層の一部は電界緩和層に形成するステップとを備えたものである。
この発明に係る不揮発性半導体記憶装置の製造方法は、第１導電型の半導体基板上にゲート絶縁膜を介してコントロールゲートおよびフローティングゲートから構成される２層ゲート電極を形成するステップと、この２層ゲート電極をマスクにして不純物注入を行い基板の表層部に第２導電型の拡散層を形成するステップと、拡散層を少なくとも含むように基板よりも高濃度で不純物注入を行い所定の深さに第１導電型領域を形成するステップと、絶縁膜を全面に形成した後、異方性エッチングを行い２層ゲート電極の側面にサイドウォールを形成するステップと、２層ゲート電極およびサイドウォールをマスクにして不純物注入を行い、所定の深さの範囲で第２導電型の第１、第２の拡散層を形成することにより拡散層の一部は電界緩和層に形成するステップとを備えたものである。
この発明に係る不揮発性半導体記憶装置の製造方法は、第１導電型領域を形成するステップは、不純物の注入角度を基板法線に対して３０度以内にして行うものである。
この発明に係る不揮発性半導体記憶装置の動作方法は、半導体基板の表層部に第１導電型のチャネル領域を介して対向する第２導電型の第１、第２の拡散層と、第１導電型のチャネル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびコントロールゲートから構成される２層ゲート電極と、第１、第２の拡散層の少なくともいずれか一方とチャネル領域との間に形成される第２導電型の電界緩和層とを具備したトランジスタを備えており、電界緩和層と隣接する拡散層は２層ゲート電極とはオーバラップしない装置構成において、トランジスタが所定のしきい値以下に消去または書き込みされたことを確認するステップと、第１導電型のチャネル領域および第１、第２の拡散層の一方を第１の電圧レベルに設定するステップと、第１、第２の拡散層の他方を第２の電圧レベルに設定するステップと、コントロールゲートを第１または第３の電圧レベルに設定するステップと、第１の電圧レベルと第２の電圧レベルとの電位差が第１の電圧レベルと第３の電圧レベルとの電位差よりも絶対値において大きく設定したことにより、チャネル電流が流れるトランジスタに対してそのチャネル領域を流れる電荷の一部をフローティングゲートに注入するステップとを備えたものである。
この発明に係る不揮発性半導体記憶装置の動作方法は、半導体基板の表層部に第１導電型のチャネル領域を介して対向する第２導電型の第１、第２の拡散層と、第１導電型のチャネル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびコントロールゲートから構成される２層ゲート電極と、第１、第２の拡散層の少なくともいずれか一方とチャネル領域との間に形成される第２導電型の電界緩和層とを具備したトランジスタを備えており、電界緩和層と隣接する拡散層は２層ゲート電極とはオーバラップしない装置構成において、トランジスタが所定のしきい値以下に消去または書き込みされたことを確認するステップと、第１導電型のチャネル領域を第１の電圧レベルに設定するステップと、第１、第２の拡散層の一方を第２の電圧レベルに設定するステップと、第１、第２の拡散層の他方を第３の電圧レベルに設定するステップと、コントロールゲートを第１、第２または第４の電圧レベルに設定するステップと、第１の電圧レベルと第２の電圧レベルとの電位差が、第１の電圧レベルと第３の電圧レベルとの電位差および第１の電圧レベルと第４の電圧レベルとの電位差よりも絶対値において大きく設定したことにより、チャネル電流が流れるトランジスタに対して、そのチャネル領域を流れる電荷の一部をフローティングゲートに注入するステップとを備えたものである。
この発明に係る不揮発性半導体記憶装置の動作方法は、確認するステップに先立って、過消去トランジスタの発生を抑えるため、トランジスタに書き込みを行うステップを備えたものである。
以上のように、この発明によれば、不揮発性半導体記憶装置の駆動方法は、半導体基板上に、第１導電型のチャネル領域を介して対向する第２導電型の第１、第２の拡散層と、第１導電型のチャネル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびコントロールゲートから構成される２層ゲート電極とを具備したトランジスタを配置した当該装置に対して、第１導電型のチャネル領域および第１、第２の拡散層の一方を第１の電圧レベルに設定するステップと、第１、第２の拡散層の他方を第２の電圧レベルに設定するステップと、コントロールゲートを第１または第３の電圧レベルに設定するステップと、第１の電圧レベルと第２の電圧レベルとの電位差が第１の電圧レベルと第３の電圧レベルとの電位差よりも絶対値において大きく設定したことにより、チャネル電流が流れるトランジスタに対してそのチャネル領域を流れる電荷の一部をフローティングゲートに注入するステップとを適用するように構成したので、アバランシェホットホール・電子の発生を抑制し、かつチャネルホット電子（ＣＨＥ）効率を向上できる効果がある。
また、収束しきい値Ｖｔｈ状態ではセル電流がカットオフされるためトランジスタのしきい値Ｖｔｈが収束するにしたがい消費電流を抑えることができ、装置全体の消費電力を低減できる効果がある。
また、アバランシェホットホール・電子が第１の絶縁膜を介してコントロールゲートに注入されないのでチャネルコンダクタンスの劣化を防止できる効果がある。
さらにまた、ゲート絶縁膜のようなトンネル酸化膜の絶縁破壊を防止できるので、装置寿命を向上できる効果がある。
この発明によれば、上記の不揮発性半導体装置に対して、第１導電型のチャネル領域を第１の電圧レベルに設定するステップと、第１、第２の拡散層の一方を第２の電圧レベルに設定するステップと、第１、第２の拡散層の他方を第３の電圧レベルに設定するステップと、コントロールゲートを第１、第２または第４の電圧レベルに設定するステップと、第１の電圧レベルと上記第２の電圧レベルとの電位差が、上記第１の電圧レベルと上記第３の電圧レベルとの電位差および上記第１の電圧レベルと上記第４の電圧レベルとの電位差よりも絶対値において大きく設定したことにより、チャネル電流が流れる上記トランジスタに対して、そのチャネル領域を流れる電荷の一部をフローティングゲートに注入するステップとを適用するように構成したので、上記効果に加えて、チャネルホット電子の書き込み効率を高めることができる効果がある。
この発明によれば、不揮発性半導体記憶装置の駆動方法は、トランジスタがＮＯＲ型またはＤＩＮＯＲ型フラッシュメモリに適用されるように構成したので、ＮＯＲ型のアレイ構成では過消去状態のトランジスタセルを選択する必要なく選択的に収束Ｖｔｈ以下のトランジスタセルのＶｔｈを収束Ｖｔｈに高速に書き戻すことができ、あるいは、ＤＩＮＯＲ型のアレイ構成でも過書き込み状態のトランジスタセルを選択的に消し戻すことができるので、装置のアクセス時間が向上する効果がある。
この発明によれば、不揮発性半導体記憶装置は、第２導電型の電界緩和層が第１、第２の拡散層の少なくともいずれか一方と上記チャネル領域との間に形成され、フローティングゲートおよびコントロールゲートから構成される２層ゲート電極と電界緩和層に隣接する上記拡散層とは表層部にてオーバラップしないトランジスタに構成したので、隣接する拡散層の不純物濃度を電界緩和層よりも高めに設定することにより、通常のアバランシェホット電子・ホールによるゲート電流による書き戻し電位配置でも収束Ｖｔｈ以上にあるトランジスタのＶｔｈが下がることはなく高速な書き戻しを行うことができるとともに、収束状態のトランジスタはチャネル電流がカットオフされるので、装置の消費電力を低減しアクセス時間を向上する効果がある。
この発明によれば、不揮発性半導体記憶装置は、高濃度の第１導電型領域内に、第１導電型の電界緩和層と第１、第２の拡散層とが形成され、この電界緩和層がチャネル領域との間に形成され、しかもフローティングゲートおよびコントロールゲートから構成される２層ゲート電極と電界緩和層に隣接する拡散層とは表層部にてオーバラップしないトランジスタに構成したので、上記の効果に加えて、電界緩和層によるトランジスタへの電子書き込み効率を向上する効果がある。
この発明によれば、不揮発性半導体記憶装置は、高濃度の第１導電型領域内に、第１導電型の電界緩和層と第１、第２の拡散層の少なくともいずれか一方とが形成され、この電界緩和層がチャネル領域との間に形成され、しかも上記２層ゲート電極と電界緩和層に隣接する拡散層とは表層部にてオーバラップしないトランジスタに構成したので、チャネル領域の一部だけを第１導電型領域とすることができるため、上記の効果に加えて、トランジスタのＶｔｈを基板レベルにまで低減できる効果がある。
この発明によれば、不揮発性半導体記憶装置は、電界緩和層の第２導電型濃度がこれに隣接する拡散層のものよりも低くなるように構成したので、アバランシェホット電子・ホールの発生を抑制するとともに、チャネルホット電子のフローティングゲートへの注入効率を向上する効果がある。
この発明によれば、不揮発性半導体記憶装置は、トランジスタはＮＯＲ型またはＤＩＮＯＲ型フラッシュメモリに適用されるように構成したので、前者の場合は書き戻しの際にドレインアバランシェホット電子・ホールの発生を抑えるとともに、チャネルホット電子の注入効率を向上する効果があり、後者の場合は過書き込み状態のトランジスタを選択的に消し戻すことができる効果がある。
この発明によれば、不揮発性半導体記憶装置の製造方法は、半導体基板の第１導電型領域上に２層ゲート電極を形成するステップと、この２層ゲート電極をマスクにして不純物注入を行い第１導電領域内の表層部に第２導電型の拡散層を形成するステップと、２層ゲート電極の側面にサイドウォールを形成するステップと、これに対して不純物注入を行い、所定の深さの範囲で第２導電型の第１、第２の拡散層を形成することにより拡散層の一部を分離して電界緩和層を形成するステップとを備えるように構成したので、上記の隣接する拡散層の不純物濃度を電界緩和層よりも高めに設定することにより、通常のアバランシェホット電子・ホールによるゲート電流による書き戻し電位配置でも収束Ｖｔｈ以上にあるトランジスタのＶｔｈが下がることはなく高速な書き戻しを行うことができるとともに、収束状態のトランジスタはチャネル電流がカットオフされるので、装置の消費電力を低減しアクセス時間を向上する装置が得られる効果がある。
この発明によれば、不揮発性半導体記憶装置の製造方法は、半導体基板上に２層ゲート電極を形成するステップと、この２層ゲート電極をマスクにして不純物注入を行い上記基板の表層部に第２導電型の拡散層を形成するステップと、この拡散層を少なくとも含むように上記基板よりも高濃度で不純物注入を行い所定の深さに第１導電型領域を形成するステップと、２層ゲート電極の側面にサイドウォールを形成するステップと、これに対して不純物注入を行い、所定の深さの範囲で第２導電型の第１、第２の拡散層を形成することにより拡散層は電界緩和層に形成するステップとを備えるように構成したので、上記効果に加えて、トランジスタのＶｔｈを低減できる効果がある。
この発明によれば、不揮発性半導体記憶装置の製造方法は、第１導電型領域を形成するステップは、不純物の注入角度を基板法線に対して３０度以内にして行うように構成したので、電界緩和層のチャネル領域方向への拡がりを抑えた装置構造とすることができる効果がある。
この発明によれば、不揮発性半導体記憶装置の動作方法は、第１導電型のチャネル領域を介して対向する第２導電型の第１、第２の拡散層と、第１導電型のチャネル領域上に形成された２層ゲート電極と、第１、第２の拡散層の少なくともいずれか一方とチャネル領域との間に形成される第２導電型の電界緩和層とを具備したトランジスタであって、電界緩和層と隣接する上記拡散層は２層ゲート電極とはオーバラップしない装置構成において、トランジスタが所定のしきい値以下に消去または書き込みされたことを確認するステップと、第１導電型のチャネル領域および第１、第２の拡散層の一方を第１の電圧レベルに設定するステップと、第１、第２の拡散層の他方を第２の電圧レベルに設定するステップと、コントロールゲートを第１または第３の電圧レベルに設定するステップと、第１の電圧レベルと上記第２の電圧レベルとの電位差が上記第１の電圧レベルと第３の電圧レベルとの電位差よりも絶対値において大きく設定したことにより、チャネル電流が流れるトランジスタに対してそのチャネル領域を流れる電荷の一部をフローティングゲートに注入するステップとを備えるように構成したので、その後に行われる書き戻しステップでのトランジスタ特性の劣化はみられないことに加えて、確認するステップが消去されたことに対してなされる場合には、従来必要であった消去前書き込みステップが不要となるので、その分消去時間を短縮でき装置のアクセス速度を向上する効果があり、一方、確認するステップが書き込みされたことに対してなされる場合にはトランジスタがデプレッション状態になっても自己収束的に救済できる効果がある。しかも、これらの効果は装置の集積度が高まるにつれて大きくなる。
この発明によれば、不揮発性半導体記憶装置の動作方法は、半導体基板の表層部に第１導電型のチャネル領域を介して対向する第２導電型の第１、第２の拡散層と、第１導電型のチャネル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびコントロールゲートから構成される２層ゲート電極と、第１、第２の拡散層の少なくともいずれか一方と上記チャネル領域との間に形成される第２導電型の電界緩和層とを具備したトランジスタを備えており、電界緩和層と隣接する拡散層は上記２層ゲート電極とはオーバラップしない装置構成において、トランジスタが所定のしきい値以下に消去または書き込みされたことを確認するステップと、第１導電型のチャネル領域を第１の電圧レベルに設定するステップと、第１、第２の拡散層の一方を第２の電圧レベルに設定するステップと、第１、第２の拡散層の他方を第３の電圧レベルに設定するステップと、コントロールゲートを第１、第２または第４の電圧レベルに設定するステップと、第１の電圧レベルと第２の電圧レベルとの電位差が、第１の電圧レベルと第３の電圧レベルとの電位差および第１の電圧レベルと第４の電圧レベルとの電位差よりも絶対値において大きく設定したことにより、チャネル電流が流れる上記トランジスタに対して、そのチャネル領域を流れる電荷の一部をフローティングゲートに注入するステップとを備えるように構成したので、上記の効果に加えて、第１導電型のチャネル領域に負バイアスを印加することができ、チャネルホット電子の書き込み効率を向上する効果がある。
この発明によれば、不揮発性半導体記憶装置の動作方法は、確認するステップに先立って、過消去トランジスタの発生を抑えるため、トランジスタに書き込みを行うステップを備えるように構成したので、アクセス速度の向上には寄与しないが、過消去トランジスタの発生はより確実に抑えることができる効果がある。
この発明の実施の形態１による不揮発性半導体記憶装置のＮＯＲ型セル構造を示す断面概略図である。 図１における円Ｘのドレイン近傍を示す拡大図である。 この発明の実施の形態１による不揮発性半導体記憶装置の製造手順を示す工程図である。 この発明の実施の形態１による不揮発性半導体記憶装置の消去シーケンスを示すフローチャートである。 この発明の実施の形態１による不揮発性半導体記憶装置のドレイン近傍におけるチャネル表面での不純物分布を示すグラフ図である。 この発明の実施の形態１による不揮発性半導体記憶装置の他の消去シーケンスを示すフローチャートである。 この発明の実施の形態１による不揮発性半導体記憶装置の収束特性／書き戻し特性を示すグラフ図である。 この発明の実施の形態１による不揮発性半導体記憶装置の収束特性／書き戻し特性を示すグラフ図である。 この発明の実施の形態１による不揮発性半導体記憶装置の書き戻し特性を示すグラフ図である。 この発明の実施の形態１による不揮発性半導体記憶装置の書き戻し特性を示すグラフ図である。 この発明の実施の形態１による不揮発性半導体記憶装置の駆動方法における収束時Ｖｇ−Ｖｔｈ特性を示すグラフ図である。 この発明の実施の形態１による不揮発性半導体記憶装置の駆動方法における収束時のゲート電流特性を示すグラフ図である。 この発明の実施の形態１による不揮発性半導体記憶装置の駆動方法における書き戻し例を示すグラフ図である。 この発明の実施の形態２による不揮発性半導体記憶装置のＮＯＲ型セル構造を示す断面概略図である。 図１４における円Ｙのドレイン近傍を示す拡大図である。 この発明の実施の形態２による不揮発性半導体記憶装置の製造手順を示す工程図である。 この発明の実施の形態３による不揮発性半導体記憶装置のＤＩＮＯＲ型セル構造を示す断面概略図である。 図１７における不揮発性半導体記憶装置の動作電圧設定を示す表図である。 従来の不揮発性半導体記憶装置におけるＤＡＨＥ／ＤＡＨＨ書き戻し特性評価を示すグラフ図である。 従来の不揮発性半導体記憶装置におけるＤＡＨＥ／ＤＡＨＨ書き戻し特性を示すグラフ図である。 この発明の実施の形態１〜３による不揮発性半導体記憶装置の書き戻し特性を示すグラフ図である。 従来の不揮発性半導体記憶装置におけるＶｇ−Ｉｄ特性を示すグラフ図である。 この発明の実施の形態１〜３による不揮発性半導体記憶装置における収束時Ｖｇ−Ｉｄ特性を示すグラフ図である。 従来の不揮発性半導体記憶装置におけるＶｇ−Ｉｄ特性を示すグラフ図である。 この発明の実施の形態１〜３による不揮発性半導体記憶装置におけるＩｄ／Ｉｓ特性を示すグラフ図である。 ＮＯＲ型フラッシュメモリのセルアレイ構成図である。 従来の不揮発性半導体記憶装置による過消去不良のＶｔｈ分布を示すグラフ図である。 従来の不揮発性半導体記憶装置のＣＨＥによる過消去ビット書き戻しを説明するために示す断面概略図である。 従来の不揮発性半導体記憶装置のセル構造におけるドレイン端近傍でチャネル表面での不純物分布を示すグラフ図である。 従来の不揮発性半導体記憶装置のＤＡＨＥ／ＤＡＨＨによる過消去ビット書き戻しを説明するために示す断面概略図である。 従来の不揮発性半導体記憶装置において自己収束法使用時のゲート電流特性を示すグラフ図である。 従来の不揮発性半導体記憶装置の断面概略図である。 従来の不揮発性半導体記憶装置のＮＯＲ型による消去シーケンスを示すフローチャートである。 従来の不揮発性半導体記憶装置による自己収束法での書き戻しを示すグラフ図である。 従来の不揮発性半導体記憶装置による自己収束法での書き戻しを示すグラフ図である。 従来の不揮発性半導体記憶装置による自己収束法での書き戻しを示すグラフ図である。 従来の不揮発性半導体記憶装置によるＤＡＨＥ／ＤＡＨＨ発生を示す説明図である。 従来の不揮発性半導体記憶装置によるドレインディスターブ特性を示すグラフ図である。 従来の不揮発性半導体記憶装置による書き戻し動作時の電流収束特性を示すグラフ図である。 従来の不揮発性半導体装置のＤＩＮＯＲ型セル構造を示す断面概略図である。 従来の不揮発性半導体装置のＤＩＮＯＲ型による書き込みシーケンスを示すフローチャートである。 従来の不揮発性半導体装置のＤＩＮＯＲ型の動作電圧設定の表図である。
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による不揮発性半導体記憶装置のセル構造を示す断面概略図であり、一例としてＮＯＲ型フラッシュメモリに適用したものを示す。図２は図１の円Ｘを部分拡大して示すもので、セルトランジスタのドレイン近傍のセル構造における不純物プロファイルを示す。このフラッシュメモリはＮＯＲ型のアレイ構成に配置されるもので図２６のものに対応する。そして、図３（ａ）〜（ｄ）は図１のフラッシュメモリの製造手順を示す工程図である。
図において、１はＰ型半導体基板（半導体基板）、１ａは高濃度のＰ型領域即ちＰ＋領域（第１導電型領域）、２ｂは高濃度のＮ型ドレイン領域即ちＮ＋ドレイン領域、２ｂ’は電界緩和層としてのＮ＋ドレイン領域、２ａａ，２ｂｂはそれぞれ更に高濃度のＮ型ソース、ドレイン領域即ちＮ＋＋ソース、ドレイン領域（第１、第２拡散層）、３は第１のゲート絶縁膜（ゲート絶縁膜）、４は多結晶シリコン等により構成されるフローティングゲート、５はリーク防止対策のため酸化膜、窒化膜、酸化膜の３層構造を有しＯＮＯと略称される第２のゲート絶縁膜、６は多結晶シリコン等により構成されるコントロールゲート、７ａ，７ｂはそれぞれソース側、ドレイン側の絶縁膜であるサイドウォール、８はレジストである。これらのフローティングゲート４、第２のゲート絶縁膜５、コントロールゲート６により２層ゲート電極が構成される。
以下、図３に基づき、この発明の実施の形態１によるフラッシュメモリの製造方法を説明する。
まず、チャネル領域即ちＰ＋領域１ａの構造を作成するため、図３（ａ）に示すように、Ｐ型半導体基板１の表面層におけるＰ濃度が１×１０18ｃｍ-3程度にボロンＢ等のイオン注入によりチャネルドープを行う。例えば、ドープ後の熱処理の条件にもよるが、注入されたボロンはＰ型半導体基板１にその表面から約０．４μｍ程度の深度まで熱処理の結果拡がりＰ＋領域１ａが形成できる。具体的には、ボロンを４×１０13ｃｍ-2以上注入すれば、Ｐ＋領域１ａのＰ濃度は４×１０13／０．４μｍ＝１×１０18ｃｍ-3となる。
次に、図３（ｂ）に示すように、Ｐ型半導体基板１に第１のゲート絶縁膜３を介してフローティングゲート４を形成し、さらに第２のゲート絶縁膜５を介してコントロールゲート６を形成して２層電極を完成する。これに続けて、セルドレイン構造を形成するため、同図に示すように、レジスト８をパターニングして２層電極の片側にのみ砒素Ａｓ等をイオン注入してＮ＋ドレイン領域２ｂを作成して熱処理をすれば、Ｎ＋ドレイン領域２ｂが表層より約０．２μｍ程度の深度にまで拡がる。例えば、次工程のサイドウォール７ａ，７ｂの形成前（図３（ｂ）参照）に砒素Ａｓ等を１×１０15ｃｍ-2以下で注入すれば、約５×１０19ｃｍ-3程度の濃度を有するＮ＋ドレイン領域２ｂが得られる。
更に図示しないが、ドレイン側Ｎ＋注入工程と同様にソース側のみをレジストパターンで開口し、ソース側Ｎ＋構造２ａを形成する。
次に、図３（ｃ）に示すように、これらの上面に所定の厚さの絶縁膜を形成し、この酸化膜を異方性全面エッチングするとサイドウォール７ａ，７ｂがゲート電極の側面に形成される。この表面構成に対して、図３（ｄ）に示すように、高濃度のＡｓ等をイオン注入すれば、２層電極およびサイドウォールがマスクとなって更に高濃度のＮ＋＋ソース、ドレイン領域２ａａ，２ｂｂが得られるとともに、電界緩和層としてのＮ＋ドレイン領域２ｂ’がこれに隣接して得られる。
その後、図示しないが、全面に層間絶縁膜を形成し、Ｎ＋＋のソース領域２ａａおよびドレイン領域２ｂｂの存在するＰ型半導体基板１に到達するように層間絶縁膜の一部を開口し、コンタクト孔を形成する。さらに、アルミニウム等の金属膜を蒸着法、スパッタ法、化学気相成長法等により成膜し、レジスト等でパターニングしてソース電極Ｖｓおよびドレイン電極Ｖｄを形成すれば、当該発明によるフラッシュメモリのセル構造が完成する。
このフラッシュメモリのセル構造における特徴部分について説明する。
図１と図２の不純物プロファイルに関しては、トランジスタのホットキャリア劣化（ドレインアバランシェ電流の発生）を抑制するためには、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を用いれば良いことが一般的に知られている。そこで、この実施の形態１では、ＣＨＥにより電子書き込みを行うフラッシュメモリのメモリセル（以下、単にセルという）において、Ｐ＋領域１ａと接するＮ＋ドレイン領域２ｂのサイドウォール下部近傍で、Ｎ＋拡散層の濃度を低下したＮ＋ドレイン領域２ｂ’を生成しドレインアバランシェの発生を抑えるとともに、これに隣接するＰ＋領域１ａの濃度を高くしてＣＨＥ効率を稼ぐようにした。
例えば、図５はこの発明の実施に形態１によるセル構造のドレイン端部近傍におけるチャネル表面での不純物分布を示すグラフ図であり、従来セル構造と比較して掲載してある。図において、ａは従来セル構造のカーブで、ｂはこの発明のセル構造のカーブであり、表層位置Ｐ１〜Ｐ２がサイドウォール７ｂ（ＳＷ領域）下方部に相当する。ここで、Ｎ＋ドレイン領域２ｂの形成としては、砒素Ａｓ濃度をＡｓ＜１×１０15ｃｍ-2程度に注入量を抑えた。この結果、サイドウォール７ｂ下部のＮ＋ドレイン領域２ｂの濃度は１×１０19ｃｍ-3以上は確保したが、従来の１×１０20ｃｍ-3に比べ低い設定で済んでいる。
また、Ｎ＋ドレイン領域２ｂのＮ＋濃度を下げたことによりドレイン近傍での電界が緩和されＣＨＥ効率が下がるという不具合に対しては、Ｐ＋領域１ａの濃度を従来の１×１０18ｃｍ-3以下より濃く形成（１×１０18ｃｍ-3以上）とすることにより回避した。
さらに、ＮＯＲ型フラッシュメモリのセル構造としては、ドレイン近傍にて隣接するＰ＋領域１ａの濃度が１×１０18ｃｍ-3以上であり、かつそのＰ＋領域１ａに接するＮ＋ドレイン領域２ｂの濃度が１×１０20ｃｍ-3以下となるように設定した。その結果、収束Ｖｔｈでチャネル電流がカットオフされる特徴が得られた。
次に上記発明のセル構造の動作について説明する。
セルへの書き込みは、ＣＨＥ方式によるもので、ドレイン近傍の急峻な電界で加速されたチャネル電子のうち、第１のゲート絶縁膜３のバリア高さ以上に加速された高エネルギ電子をフローティングゲート４に注入することにより行う。一方、セルへの書き戻しは、アレイ全体のビット線に対して書き込み時と同じドレイン電圧Ｖｄを与え、かつゲート電位Ｖｃｇは例えばＧＮＤレベル（０Ｖ）に保持する（Ｖｓ＝Ｖｓｕｂ＝ＧＮＤ）ことにより行う。
この結果、収束時のチャネル電流がカットオフされるように自己収束的に過消去セルを書き戻すことが可能となる。また、基板にバックゲート電位（負バイアス）を加えＣＨＥの書き込み効率を高める（Ｖｓ＝ＧＮＤ，Ｖｓｕｂ＜０Ｖ）こともできる。
以上のように、この発明の実施の形態１によるフラッシュメモリ等の不揮発性半導体記憶装置は上記のセル構造を備えたので、従来のようなセルアレイのビット線全体に電位を与え、コントロールゲートを全てＧＮＤレベルに保持したまま、過消去セルを選択するという段階を踏む必要なしに、選択的に収束Ｖｔｈ以下のセルのＶｔｈを収束Ｖｔｈまで高速に書き戻すことができる。しかも、収束Ｖｔｈ状態ではセル電流がカットオフされるため、Ｖｔｈが収束するにしたがい消費電流を抑制することができる。
次に、この発明の実施の形態１による不揮発性半導体記憶装置の消去方法について説明する。
図４は上記のフラッシュメモリによる消去シーケンスを示すフローチャートである。図において、ＳＴ１はコマンド入力ステップ、ＳＴ２は消去ステップ、ＳＴ３は消去確認（ベリファイ）ステップ、ＳＴ４は書き戻しステップである。
次に動作について説明する。
消去シーケンスを開始し消去コマンドがステップＳＴ１で入力されると、消去前書き込みは行わず消去確認ステップＳＴ３に入り、全ビットがあるＶｔｈ以下にまで消去されたことを確認した後に、書き戻しステップＳＴ４に入り消去シーケンスは終了となる。
ここで、注目すべき点は、書き戻しステップＳＴ４では従来のＤＡＨＥ／ＤＡＨＨのゲート電流を用いた書き戻しとは異なりセル特性が劣化することはないことである。また、この書き戻しステップＳＴ４に要する時間は〜１０ｍｓｅｃ程度で十分である。この結果、従来の消去動作時間で最も時間を要していた消去前書き込みステップＳＴ１２を省いても、過消去セルの発生を抑え、かつ消去時間を０．１ｓｅｃ（消去）＋０．０１ｍｓｅｃ（書き戻し）＝０．１１ｓｅｃと短縮することができる。この消去時間短縮の効果は、集積度が上がる程（即ち、ビット数／ブロック数が多いほど）顕著に現れるので装置全体のアクセス速度の向上に多いに寄与する。
なお、図３３で示したような消去前書き込みステップＳＴ１２を入れた図６のフローチャートでも上記と同様な消去時間短縮の効果が得られるのはいうまでもない。
以下、この発明の実施の形態１によるフラッシュメモリにおけるセルの書き戻しはＣＨＥのみで行われることをグラフ図を参考に説明する。
図７はこの実施の形態１によるフラッシュメモリのセルでの収束特性および書き戻し特性を示すグラフ図である。本図にかかる測定では、Ｖｄ＝４．５Ｖ、Ｖｃｇ＝０Ｖ、Ｖｓ＝Ｖｓｕｂ＝ＧＮＤとＤＡＨＥ／ＤＡＨＨゲート電流による書き戻しと同じ電位配置に設定した。この図から、デプレッション状態になっているセルのＶｔｈが約１ｍｓｅｃでＶｔｈ＞２．０Ｖまで書き戻されていることが判る。
図８は、図７よりも更に短い書き戻し時間での書き戻し測定の結果を示すグラフ図である。従来のＤＡＨＥ／ＤＡＨＨゲート電流による書き戻しでは約０．１ｓｅｃかかっていた書き戻し時間が、約０．１ｍｓｅｃと約３桁も時間が短縮されているのが判る。
更に、この実施の形態１にかかるセルの書き戻しでは、従来のＤＡＨＥ／ＤＡＨＨゲート電流による書き戻しと同じくドレインにのみ電位を与え、ゲートは０Ｖに保持するにも拘らず、従来とは異なり、収束Ｖｔｈ以上にあるセルのＶｔｈが下がることはない（図７参照）。これは、この実施の形態１にかかるセル構造でドレインアバランシェ発生を抑え、かつＣＨＥ効率を上げたためである。
図９では、本方式の書き戻しでのドレイン電圧依存性を示す。従来と比べ、Ｖｄ＝４Ｖでも高速な書き戻しが行われている。
図１０では、さらにＶｄが低電圧（２〜４Ｖ）における書き戻しの例を示している。
図１１は、書き戻しの収束状態になったセルでのＶｇ−Ｖｔｈ測定結果を示すグラフ図である。これによれば、従来のＤＡＨＥ／ＤＡＨＨゲート電流による書き戻しの場合とは異なり、収束状態のセルではチャネル電流がカットオフされることが判る。即ち、従来のＤＡＨＥ／ＤＡＨＨゲート電流による書き戻しでは、約０．１ｓｅｃの書き戻しの間に５１２ｋｂｉｔｓアレイでは約５００ｍＡ程度の電流が流れ続けるが、本発明によれば収束されるに従い電流がカットオフされる。これにより、従来に比べ消費電流が著しく低減される。
図１２は、上記の収束法使用時のゲート電流特性のグラフ図である。ここでＩｇは新セル構造でのゲート電流を示し、Ｉｇ’は従来のセル構造でのゲート電流を示すものである。この発明によるゲート電流Ｉｇ側の曲線は、ｌｏｇＩｄ／Ｉｇがゲート電圧Ｖｇの増大とともにＶｇ＊＊地点から急峻に立ち上がった後次第に緩やかに収束していき、ドレイン電流Ｉｄの曲線と整合したものとなっているが、従来構造でのゲート電流Ｉｇ’側の曲線はゲート電圧Ｖｇの増大とともにＶｇ＊＊地点からＶｇ＊地点に至る間にｌｏｇＩｄ／Ｉｇが０に落ち込み、その後立ち上がってまた少し下がりというような山と谷がある。
この検討結果により、上記のセルドレイン構造を採用したおかげで、ＤＡＨＨ／ＤＡＨＥのゲート電流が抑えられ、さらにＣＨＥ効率が数段に高められたと考えられる。即ち、本構造を用いれば、チャネル領域を流れるサブスレッシュホールドリーク電流のうちエネルギ的に加速された成分がゲート電流としてフローティングゲートに注入される。この結果、フローティングゲートの電位が下がり、チャネルがカットオフされる状態にセルＶｔｈが収束する。即ち、サブスレッシュホールドリーク電流のＣＨＥで書き戻しを行っていることになる。
図１３は、この実施の形態１にかかるセル構造を用いた２５６ｋｂｉｔｓアレイでの書き戻しの例を示す。消去後に過消去を起こしていたＶｔｈ分布が、Ｖｔｈ＞２Ｖ以上に書き戻されていることが判る。即ち、単体セルでの現象がセルアレイにおいても実証された。
以上のように、この実施の形態１によれば、セルドレイン構造において、高濃度のＰ領域と接するドレインのＮ＋＋拡散層よりも濃度を低下した電界緩和層なるＮ＋拡散層を設け、チャネル領域側からＰ領域がこれらＮ＋＋拡散層およびＮ＋拡散層を含むように構成したので、ドレインアバランシェホール・電子の発生を抑制し、かつＣＨＥ効率を向上することができる。これにより、アレイ構成をしたフラッシュメモリ等の不揮発性半導体記憶装置においては、過消去セルを選択する必要なく選択的に収束Ｖｔｈ以下のセルのＶｔｈを収束Ｖｔｈに高速に書き戻すことができるので、装置のアクセス時間が向上する効果がある。
また、収束Ｖｔｈ状態ではセル電流がカットオフされるためＶｔｈが収束するにしたがい消費電流を抑えることができるので装置全体の消費電力を低減できる効果がある。
さらに、上記構成においては、消去前書き込みステップを省略する代わりに、上記の書き込みステップを使用することにより消去シーケンスの高速化が図れるとともに、アバランシェホール・電子が第１の絶縁膜を介してコントロールゲートに注入されないのでチャネルコンダクタンスの劣化を防止できる効果がある。
さらにまた、第１の絶縁膜のようなトンネル酸化膜の絶縁破壊を防止できるので、装置寿命を向上できる効果がある。
実施の形態２．
図１４はこの発明の実施の形態２による不揮発性半導体記憶装置を示す断面概略図であり、上記の実施の形態１と同様にＮＯＲ型のフラッシュメモリに適用したものを示す。図１５は図１４の円Ｙを部分拡大して示すもので、セルトランジスタのドレイン近傍のセル構造における不純物プロファイルを示す。図１６（ａ）〜（ｃ）は図１４のフラッシュメモリの製造手順を示す工程図である。
図において、１ｂはＰ濃度が高いＰ＋ポケット領域（第１導電型領域）であり、その他の構成要素は実施の形態１と同一であるから同一構成要素には同一符号を付しその説明を省略する。
以下、図１６（ａ）〜（ｃ）に基づき、この発明の実施の形態２によるフラッシュメモリの製造方法を説明する。
まず、図１６（ａ）に示すように、Ｐ型半導体基板１に第１のゲート絶縁膜３を介してフローティングゲート４を形成し、さらに第２のゲート絶縁膜５を介してコントロールゲート６を形成して２層電極を完成する。
これに続けて、セルドレイン構造を形成するため、図１６（ｂ）に示すように、レジスト８をパターニングして２層電極の片側にのみ砒素Ａｓ等をイオン注入してＮ＋ドレイン領域２ｂを形成し、続けてボロン等をイオン注入してＰ＋ポケット領域１ｂを形成する。
更に、図示しないがドレイン側Ｎ＋形成の場合と同様にソース側領域のみを開口して、ソース側Ｎ＋構造２ａを形成する。
次に、図１６（ｃ）に示すように、これらの上面に所定の厚さの酸化膜を形成し、この酸化膜を異方性全面エッチングするとサイドウォール７ａ，７ｂがゲートの側面に形成される。この表面構成に対して、さらに高濃度のＡｓ等をイオン注入すると２層電極およびサイドウォール７ａ，７ｂがマスクになって更に高濃度のＮ＋＋ソース、ドレイン領域２ａａ，２ｂｂが得られるとともに、電界緩和層としてのＮ＋ドレイン領域２ｂ’がこれに隣接して得られる。
その後、上記実施の形態１の場合と同様に、形成した層間絶縁膜にコンタクト孔を形成して、ソース電極Ｖｓおよびドレイン電極Ｖｄを形成すれば、当該発明によるフラッシュメモリのセル構造が完成する。なお、このセル構造についての動作と、これを用いたフレッシュメモリの消去シーケンスの内容は、実施の形態１の場合と同様なのでその説明を省略する。
このフラッシュメモリのセル構造の特徴部分は、上記実施の形態１のものとほぼ同様であるが、Ｐ＋領域１ａをＰ型半導体基板１の表層部全面に高濃度のＰ＋領域１ａを生成した場合とは異なり、セルドレイン近傍のみを選択的にＰ濃度を高くしてＰ＋ポケット領域１ｂを生成した点である。これにより、セルＶｔｈを必要以上に高めることなく上記実施の形態１の効果が得られる。
以上のように、この実施の形態２によれば、上記実施の形態１の効果に加えて、セルＶｔｈを必要以上に高めることなく通常のままで装置を安定に動作することができる効果が得られる。
実施の形態３．
図１７はこの発明の実施の形態３による不揮発性半導体記憶装置のセル構造を示す断面概略図であり、一例として、ＤＩＮＯＲ型フラッシュメモリに適用したものである。この構造の特徴部分は、上記実施の形態２のセル構造で示したようなＰ＋ポケット領域１ｂを、ドレイン側の代わりにソース側に設けその中に電界緩和層であるＮ＋ドレイン領域２ｂを設けた点にある。したがって、図面の符号および製造方法については省略する。なお、図１８にこの発明の実施の形態３にかかるＤＩＮＯＲ型フラッシュメモリにおける動作電圧をまとめて示す。
従来では、例えば、ドレインＶｄに７Ｖ、ゲートＶｃｄに８Ｖを印加することにより書き戻しを行っていたが、この発明のセル構造を適用すれば、図４１に参照される従来のＤＩＮＯＲ型フラッシュメモリの書き込みシーケンスにおいて、セルがオーバプログラム即ちディプレッション状態になった場合、ＤＩＮＯＲの書き込み・消去とは異なる電位をセルに発生し、ＣＨＥにて書き戻す、いわゆるビット選択の必要はないので、図１８の動作電圧設定に基づく書き戻しは、ソースに５〜６Ｖ程度の電位を約１０ｍｓｅｃ程度与えるだけで、過書き込み状態のセルを選択的に消し戻す、即ちＶｔｈをエンハンス状態に戻すことができる。
以上のように、この実施の形態３によれば、ＤＩＮＯＲ型フラッシュメモリにおけるデプレッション状態のセル即ち過書き込み状態のセルをソースに所定の電圧を印加するだけで、ビット選択をする必要なく自己収束的に救済できる効果がある。
以下、上記発明の実施の形態１〜発明の実施の形態３によるフラッシュメモリと従来例のものとを特性比較して検討する。
図１９、図２０、図２２および図２４は、従来のフラッシュメモリにおける単体セルをＤＡＨＥ／ＤＡＨＨにより書き戻した際の特性を示すグラフ図であり、図１９はＶｄ＝５Ｖ、図２０と図２４はＶｄ＝８Ｖ、図２２はＶｄ＝６Ｖの場合である。一方、図２１、図２３および図２５は、上記発明のフラッシュメモリにおける単体セルをサブスレッシュホールドリーク電流にかかるＣＨＥを利用した際の特性を示すグラフ図である。
図１９と図２０からは約１０ｍｓｅｃで過消去ビットを救済するには６Ｖ以上の電位差が必要であることと、ＤＡＨＥ／ＤＡＨＨの収束点を用いるため、収束Ｖｔｈ以上の状態もシフトすることが判る。一方、本発明のように、ＣＨＥを利用したものでは、図２１に示されるように、ＤＡＨＥ／ＤＡＨＨ方式に比べ、低電圧（Ｖｄ＞４Ｖ）かつ高速（約１０ｍｓｅｃ）で過消去ビットの救済が可能であることと、電子のみが注入されるため、収束Ｖｔｈ以上の状態はシフトしないことが判る。
次に、図２２と図２３を比較すると、書き戻し状態にて放置した場合に、前者ではチャネルコンダクタンスが劣化するが、後者では劣化しないことが判る。
さらに、図２４と図２５を比較すると、収束状態において、前者では約１００μＡレベルのチャネル電流が流れているが、後者ではチャネル電流がカットオフされていることが判る。
１ Ｐ型半導体基板（半導体基板）、１ａ Ｐ＋領域（第１導電型領域）、１ｂ Ｐ＋ポケット領域（第１導電型領域）、２ｂ，２ｂ’ Ｎ＋ドレイン領域（電界緩和層）、２ａａ，２ｂｂ Ｎ＋＋ソース、ドレイン領域（第１、第２の拡散層）、３ 第１のゲート絶縁膜（ゲート絶縁膜）、４ フローティングゲート、６ コントロールゲート、７ａ，７ｂ サイドウォール。

Claims (8)

  1. 第１導電型の半導体基板の表層部に形成され、該半導体基板よりも高濃度の第１導電型領域と、
    上記第１導電型領域内に第１導電型のチャネル領域を介して対向する第２導電型の第１、第２の拡散層と、
    上記第１導電型のチャネル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびコントロールゲートから構成される２層ゲート電極と、
    上記第１、第２の拡散層の少なくともいずれか一方と上記チャネル領域との間に上記第１導電型領域内で形成された第２導電型の電界緩和層とを具備したトランジスタを備えた不揮発性半導体記憶装置において、
    上記電界緩和層およびこれと隣接する上記拡散層は上記２層ゲート電極とは極力オーバラップしないようにすることによって、
    上記第１、第２の拡散層のうち上記電界緩和層に隣接する一方の拡散層の近傍でチャネルホットエレクトロンが生じるようにするため、上記一方の拡散層と上記半導体基板間に電圧を印加した状態で、前記フローティングゲートと前記半導体基板間に、フローティングゲート電流が生じる電圧よりも高いフローティングゲート電圧が印加された場合に、チャネルホットエレクトロンによるフローティングゲート電流が流れ、
    上記チャネルホットエレクトロンによるフローティングゲート電流は、前記フローティングゲート電圧の増加に伴い、滑らかに変化し、屈曲する点もしくはゼロとなる点を有しておらず、
    上記不揮発性半導体記憶装置は、過消去状態の上記トランジスタに対して書き戻し動作を行うものであり、
    上記書き戻し動作では、上記チャネルホットエレクトロンによるフローティングゲート電流を用いることによって、収束閾値電圧以下の閾値電圧を有する過消去トランジスタを自己収束的に上記収束閾値電圧に書き戻すことを特徴とする不揮発性半導体記憶装置。
  2. 第１導電型の半導体基板の表層部に形成され、第１導電型のチャネル領域を介して対向する第２導電型の第１、第２の拡散層と、
    上記第１導電型のチャネル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびコントロールゲートから構成される２層ゲート電極と、
    上記第１、第２の拡散層の少なくともいずれか一方と上記チャネル領域との間に形成された第２導電型の電界緩和層と、
    上記電界緩和層およびこれと隣接する上記拡散層を包含して形成され、上記半導体基板よりも高濃度の第１導電型領域とを具備したトランジスタを備えた不揮発性半導体記憶装置において、
    上記電界緩和層およびこれと隣接する上記拡散層は上記２層ゲート電極とは極力オーバラップしないようにすることによって、
    上記第１、第２の拡散層のうち上記電界緩和層に隣接する一方の拡散層の近傍でチャネルホットエレクトロンが生じるようにするため、上記一方の拡散層と上記半導体基板間に電圧を印加した状態で、前記フローティングゲートと前記半導体基板間に、フローティングゲート電流が生じる電圧よりも高いフローティングゲート電圧が印加された場合に、チャネルホットエレクトロンによるフローティングゲート電流が流れ、
    上記チャネルホットエレクトロンによるフローティングゲート電流は、前記フローティングゲート電圧の増加に伴い、滑らかに変化し、屈曲する点もしくはゼロとなる点を有しておらず、
    上記不揮発性半導体記憶装置は、過消去状態の上記トランジスタに対して書き戻し動作を行うものであり、
    上記書き戻し動作では、上記チャネルホットエレクトロンによるフローティングゲート電流を用いることによって、収束閾値電圧以下の閾値電圧を有する過消去トランジスタを自己収束的に上記収束閾値電圧に書き戻すことを特徴とする不揮発性半導体記憶装置。
  3. 電界緩和層の第２導電型濃度がこれに隣接する拡散層のものよりも低いことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
  4. トランジスタがＮＯＲ型フラッシュメモリに適用されることを特徴とする請求項１から請求項３までのいずれか１項記載の不揮発性半導体記憶装置。
  5. トランジスタがＤＩＮＯＲ型フラッシュメモリに適用されることを特徴とする請求項１から請求項３までのいずれか１項記載の不揮発性半導体記憶装置。
  6. 不揮発性半導体記憶装置の製造方法であって、
    第１導電型の半導体基板の表層部にこの基板よりも高濃度で所定の深さに第１導電型領域を形成するステップと、
    上記第１導電型領域上にゲート絶縁膜を介してコントロールゲートおよびフローティングゲートから構成される２層ゲート電極を形成するステップと、
    この２層ゲート電極をマスクにして不純物注入を行い上記表層部に第２導電型の拡散層を形成するステップと、
    絶縁膜を全面に形成した後、異方性エッチングを行い上記２層ゲート電極の側面にサイドウォールを形成するステップと、
    上記２層ゲート電極および上記サイドウォールをマスクにして不純物注入を行い、上記所定の深さの範囲で第２導電型の第１、第２の拡散層を形成することにより上記拡散層の一部を電界緩和層に形成するステップとを備え、
    上記電界緩和層を上記２層ゲート電極と極力オーバラップしないようにすることによって、
    上記第１、第２の拡散層のうち上記電界緩和層に隣接する一方の拡散層の近傍でチャネルホットエレクトロンが生じるようにするため、上記一方の拡散層と上記半導体基板間に電圧を印加した状態で、上記フローティングゲートと上記半導体基板間に、フローティングゲート電流が生じる電圧よりも高いフローティングゲート電圧が印加された場合に、チャネルホットエレクトロンによるフローティングゲート電流が流れ、
    上記チャネルホットエレクトロンによるフローティングゲート電流は、上記フローティングゲート電圧の増加に伴い、滑らかに変化し、屈曲する点もしくはゼロとなる点を有しておらず、
    上記不揮発性半導体記憶装置は、過消去状態のセルトランジスタに対して書き戻し動作を行うものであり、
    上記書き戻し動作では、上記チャネルホットエレクトロンによるフローティングゲート電流を用いることによって、収束閾値電圧以下の閾値電圧を有する過消去セルトランジスタを自己収束的に上記収束閾値電圧に書き戻すことを特徴とする不揮発性半導体記憶装置の製造方法。
  7. 不揮発性半導体記憶装置の製造方法であって、
    第１導電型の半導体基板上にゲート絶縁膜を介してコントロールゲートおよびフローティングゲートから構成される２層ゲート電極を形成するステップと、
    この２層ゲート電極をマスクにして不純物注入を行い上記基板の表層部に第２導電型の拡散層を形成するステップと、
    上記拡散層を少なくとも含むように上記基板よりも高濃度で不純物注入を行い所定の深さに第１導電型領域を形成するステップと、
    絶縁膜を全面に形成した後、異方性エッチングを行い上記２層ゲート電極の側面にサイドウォールを形成するステップと、
    上記２層ゲート電極および上記サイドウォールをマスクにして不純物注入を行い、上記所定の深さの範囲で第２導電型の第１、第２の拡散層を形成することにより上記拡散層の一部を電界緩和層に形成するステップとを備え、
    上記電界緩和層を上記２層ゲート電極と極力オーバラップしないようにすることによって、
    上記第１、第２の拡散層のうち上記電界緩和層に隣接する一方の拡散層の近傍でチャネルホットエレクトロンが生じるようにするため、上記一方の拡散層と上記半導体基板間に電圧を印加した状態で、上記フローティングゲートと上記半導体基板間に、フローティングゲート電流が生じる電圧よりも高いフローティングゲート電圧が印加された場合に、チャネルホットエレクトロンによるフローティングゲート電流が流れ、
    上記チャネルホットエレクトロンによるフローティングゲート電流は、上記フローティングゲート電圧の増加に伴い、滑らかに変化し、屈曲する点もしくはゼロとなる点を有しておらず、
    上記不揮発性半導体記憶装置は、過消去状態のセルトランジスタに対して書き戻し動作を行うものであり、
    上記書き戻し動作では、上記チャネルホットエレクトロンによるフローティングゲート電流を用いることによって、収束閾値電圧以下の閾値電圧を有する過消去セルトランジスタを自己収束的に上記収束閾値電圧に書き戻すことを特徴とする不揮発性半導体記憶装置の製造方法。
  8. 第１導電型領域を形成するステップは、不純物の注入角度を基板法線に対して３０度以内にして行うことを特徴とする請求項７記載の不揮発性半導体記憶装置の製造方法。
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100386611B1 (ko) * 2000-05-08 2003-06-02 주식회사 하이닉스반도체 플래쉬 메모리 셀의 어레이와 그를 이용한 데이터프로그램방법과 소거방법
EP1172861A3 (en) * 2000-07-12 2003-11-05 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method for fabricating the same
US20020188718A1 (en) * 2001-05-04 2002-12-12 Rlx Technologies, Inc. Console information storage system and method
US6815231B2 (en) * 2001-06-11 2004-11-09 Hitachi, Ltd. Method of testing and manufacturing nonvolatile semiconductor memory
US6900085B2 (en) * 2001-06-26 2005-05-31 Advanced Micro Devices, Inc. ESD implant following spacer deposition
JP5179692B2 (ja) * 2002-08-30 2013-04-10 富士通セミコンダクター株式会社 半導体記憶装置及びその製造方法
JP4049641B2 (ja) * 2002-09-06 2008-02-20 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP4593159B2 (ja) * 2003-05-28 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置
JP4424952B2 (ja) * 2003-09-16 2010-03-03 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US7151692B2 (en) * 2004-01-27 2006-12-19 Macronix International Co., Ltd. Operation scheme for programming charge trapping non-volatile memory
JP2005277024A (ja) * 2004-03-24 2005-10-06 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US7209390B2 (en) * 2004-04-26 2007-04-24 Macronix International Co., Ltd. Operation scheme for spectrum shift in charge trapping non-volatile memory
US7075828B2 (en) * 2004-04-26 2006-07-11 Macronix International Co., Intl. Operation scheme with charge balancing erase for charge trapping non-volatile memory
US7164603B2 (en) * 2004-04-26 2007-01-16 Yen-Hao Shih Operation scheme with high work function gate and charge balancing for charge trapping non-volatile memory
US7133313B2 (en) * 2004-04-26 2006-11-07 Macronix International Co., Ltd. Operation scheme with charge balancing for charge trapping non-volatile memory
US7190614B2 (en) * 2004-06-17 2007-03-13 Macronix International Co., Ltd. Operation scheme for programming charge trapping non-volatile memory
US20060113586A1 (en) * 2004-11-29 2006-06-01 Macronix International Co., Ltd. Charge trapping dielectric structure for non-volatile memory
US7157784B2 (en) * 2005-01-31 2007-01-02 Texas Instruments Incorporated Drain extended MOS transistors with multiple capacitors and methods of fabrication
JP5114829B2 (ja) * 2005-05-13 2013-01-09 ソニー株式会社 半導体装置およびその製造方法
US7242622B2 (en) * 2005-12-06 2007-07-10 Macronix International Co., Ltd. Methods to resolve hard-to-erase condition in charge trapping non-volatile memory
US9145742B2 (en) 2006-08-11 2015-09-29 Schlumberger Technology Corporation Pointed working ends on a drill bit
US8714285B2 (en) * 2006-08-11 2014-05-06 Schlumberger Technology Corporation Method for drilling with a fixed bladed bit
US8567532B2 (en) 2006-08-11 2013-10-29 Schlumberger Technology Corporation Cutting element attached to downhole fixed bladed bit at a positive rake angle
US8590644B2 (en) * 2006-08-11 2013-11-26 Schlumberger Technology Corporation Downhole drill bit
US9051795B2 (en) 2006-08-11 2015-06-09 Schlumberger Technology Corporation Downhole drill bit
US7637574B2 (en) 2006-08-11 2009-12-29 Hall David R Pick assembly
US8622155B2 (en) * 2006-08-11 2014-01-07 Schlumberger Technology Corporation Pointed diamond working ends on a shear bit
US7669674B2 (en) 2006-08-11 2010-03-02 Hall David R Degradation assembly
US8215420B2 (en) * 2006-08-11 2012-07-10 Schlumberger Technology Corporation Thermally stable pointed diamond with increased impact resistance
US9068410B2 (en) 2006-10-26 2015-06-30 Schlumberger Technology Corporation Dense diamond body
US8960337B2 (en) 2006-10-26 2015-02-24 Schlumberger Technology Corporation High impact resistant tool with an apex width between a first and second transitions
US7652923B2 (en) * 2007-02-02 2010-01-26 Macronix International Co., Ltd. Semiconductor device and memory and method of operating thereof
KR100861833B1 (ko) * 2007-05-25 2008-10-07 주식회사 동부하이텍 반도체 메모리 소자의 제조 방법
KR100997837B1 (ko) 2008-03-31 2010-12-01 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치의 구동 방법 및 불휘발성 반도체 기억 장치
US8540037B2 (en) 2008-04-30 2013-09-24 Schlumberger Technology Corporation Layered polycrystalline diamond
JP5458526B2 (ja) * 2008-08-08 2014-04-02 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8701799B2 (en) 2009-04-29 2014-04-22 Schlumberger Technology Corporation Drill bit cutter pocket restitution
US9917168B2 (en) 2013-06-27 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide semiconductor field effect transistor having variable thickness gate dielectric
TWI595487B (zh) * 2015-09-30 2017-08-11 Egalax_Empia Tech Inc Method to prevent the loss of memory cell data
TWI678796B (zh) * 2018-12-21 2019-12-01 華邦電子股份有限公司 記憶元件及其製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3059442B2 (ja) * 1988-11-09 2000-07-04 株式会社日立製作所 半導体記憶装置
JPH0350772A (ja) * 1989-07-18 1991-03-05 Sony Corp 不揮発性メモリ装置の製造方法
JP2638654B2 (ja) 1990-02-06 1997-08-06 三菱電機株式会社 半導体不揮発性記憶装置
JP2558961B2 (ja) 1990-03-13 1996-11-27 株式会社東芝 半導体装置の製造方法
US5032881A (en) * 1990-06-29 1991-07-16 National Semiconductor Corporation Asymmetric virtual ground EPROM cell and fabrication method
DE69217738T2 (de) * 1991-06-27 1997-07-24 Toshiba Kawasaki Kk Permanenter Halbleiterspeicher und seine Arbeitsweise
JP3743453B2 (ja) * 1993-01-27 2006-02-08 セイコーエプソン株式会社 不揮発性半導体記憶装置
JP3331040B2 (ja) * 1993-09-21 2002-10-07 三菱電機株式会社 半導体装置およびその製造方法
US5925912A (en) * 1995-03-27 1999-07-20 Matsushita Electric Industrial Co.,Ltd. Semiconductor apparatus having a conductive sidewall structure
US5546340A (en) 1995-06-13 1996-08-13 Advanced Micro Devices, Inc. Non-volatile memory array with over-erase correction
US5719424A (en) * 1995-10-05 1998-02-17 Micron Technology, Inc. Graded LDD implant process for sub-half-micron MOS devices
JP3402058B2 (ja) 1996-03-19 2003-04-28 ソニー株式会社 不揮発性半導体記憶装置
JPH10144809A (ja) 1996-11-11 1998-05-29 Denso Corp 半導体記憶装置及びその製造方法
JPH10178113A (ja) 1996-12-18 1998-06-30 Sony Corp 不揮発性半導体記憶装置およびその製造方法
JPH11233653A (ja) 1998-02-13 1999-08-27 Sony Corp 不揮発性半導体記憶装置の消去方法

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