KR100386611B1 - 플래쉬 메모리 셀의 어레이와 그를 이용한 데이터프로그램방법과 소거방법 - Google Patents

플래쉬 메모리 셀의 어레이와 그를 이용한 데이터프로그램방법과 소거방법

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Abstract

MONOS/SONOS(Metal/poly-Silicon Oxide Nitride Oxide Semiconductor) 구조를 갖는 한 개의 트랜지스터를 단위 셀로 하는 플래쉬 메모리 셀의 어레이 및 그를 이용한 데이터 프로그램방법 및 소거방법에 관한 것으로, 이와 같은 플래쉬 메모리 셀의 어레이는 각각 MONOS/SONOS 구조를 갖고 매트릭스 모양으로 배열된 복수개의 플래쉬 메모리 셀들, 동일 행에 배열된 상기 플래쉬 메모리 셀들의 게이트가 공통 접속되도록 일라인 방향으로 배열된 복수개의 워드라인들, 동일 열에 배열된 상기 플래쉬 메모리 셀들의 소오스가 공통 접속되도록 상기 워드라인들과 직교하는 방향으로 배열된 복수개의 선택라인들, 동일 열에 배열된 상기 플래쉬 메모리 셀들의 드레인이 공통 접속되도록 상기 선택라인들과 나란한 방향으로 배열된 비트라인들을 포함하여 구성됨을 특징으로 한다.

Description

플래쉬 메모리 셀의 어레이와 그를 이용한 데이터 프로그램방법과 소거방법{A ARRAY OF FLASH MEMORY CELL AND METHOD FOR PROGRAMMING OF DATA THEREBY AND METHOD FOR ERASED THEREBY}
본 발명은 반도체 메모리장치에 대한 것으로, 특히 MONOS/SONOS(Metal/poly-Silicon Oxide Nitride Oxide Semiconductor) 구조를 갖는 한 개의 트랜지스터를단위 셀로 하는 플래쉬 메모리 셀의 어레이 및 그를 이용한 데이터 프로그램방법 및 소거방법에 관한 것이다.
기능적으로 가장 이상적인 메모리 소자는 사용자가 임의로 전기적인 방법에 의해 메모리 상태를 스위칭하므로써 용이하게 프로그래밍할 수 있으며, 전원이 제거되어도 메모리 상태를 그대로 유지할 수 있는 비휘발성 반도체 메모리 소자이다.
현재 공정 기술 측면에서 비휘발성 반도체 메모리(Nonvolatile Semiconductor Memory:NVSM) 기술은 크게 부유게이트(floating gate) 계열과 두종류 이상의 유전막이 2중, 혹은 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 나누어 진다.
부유게이트 계열은 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래쉬 이이피롬(EEPROM:Electrically Erasable Read Only Memory)으로 가장 널리 응용되고 있는 ETOX(EPROM Tunnel Oxide) 구조가 대표적이고, 이 부유게이트 계열은 한 셀당 한개의 트랜지스터 구현이 가능하다.
반면에 MIS 계열은 유전막 벌크(bulk), 유전막-유전막 계면, 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 메모리 기능을 수행하며, 현재 Full-featured EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/poly-Silicon Oxide Nitride Oxide Semiconductor) 구조가 대표적이다.
이를 바이트(Byte) 단위로 프로그램하고 소거하는 동작을 진행하기 위해서는 MONOS/SONOS 구조의 트랜지스터외에 선택 트랜지스터가 필수적으로 필요하다. 즉, 한 셀당 두개의 트랜지스터를 구비하여야 한다.
이하, 첨부 도면을 참조하여 종래 플래쉬 메모리 셀의 어레이와 그를 이용한 프로그램방법과 소거방법에 대하여 설명하면 다음과 같다.
도 1은 2-트랜지스터 1-셀 형의 종래 플래쉬 메모리 셀의 구조단면도이다.
그리고 도 2a는 도 1을 단위 셀로 하는 종래 플래쉬 메모리 셀의 어레이도와 바이트(Byte) 프로그래밍(programming)시 바이어스 조건을 나타낸 도면이며, 도 2b는 도 1을 단위 셀로 하는 종래 플래쉬 메모리 셀의 어레이도와 바이트 이레이징(erasing)시 바이어스 조건을 나타낸 도면이다.
종래 플래쉬 메모리 셀의 어레이의 단위 셀은 두개의 트랜지스터를 한 단위로 구성되는 것이다.
즉, 종래 플래쉬 메모리 셀의 어레이는 도 2a와 도 2b에서와 같이 MONOS/SONOS 구조를 갖는 한 개의 트랜지스터와 이 트랜지스터의 선택여부를 결정하는 한개의 선택트랜지스터를 한 단위로 하는 플래쉬 메모리 셀이 매트릭스 형태로 형성되어 있다.
그리고 동일 행에 위치한 복수개의 트랜지스터들의 게이트를 공통 접속하기 위한 워드라인이 일라인 방향으로 복수개 구성되어 있다.
그리고 동일 행에 위치한 복수개의 선택트랜지스터의 게이트를 공통 접속하기 위한 선택워드라인이 상기 워드라인과 나란한 방향으로 복수개 구성되어 있다.
그리고 동일 열에 위치한 복수개의 트랜지스터들의 드레인을 공통 접속하기 위한 비트라인이 상기 워드라인과 직교하는 방향으로 복수개 구성되어 있다.
그리고 동일 열에 위치한 복수개의 선택트랜지스터들의 드레인을 공통 접속하기 위한 선택라인이 상기 비트라인과 나란한 방향으로 복수개 구성되어 있다.
상기에서 종래의 단위셀은 도 1에 도시한 바와 같이 프로그램/소거 동작이 진행되는 MONOS/SONOS 구조의 트랜지스터와, 바이트(Byte)단위로 프로그램/소거를 할 수 있도록 셀을 선택하는 기능을 갖는 선택트랜지스터로 구성되었다.
이때 트랜지스터는 도 1에서와 같이 반도체기판(10)의 일영역에 제 1 산화막(11), 질화막(12), 제 2 산화막(13)이 차례로 적층형성된 ONO(Oxide Nitride Oxide)구조이고, 제 2 산화막(13)상에 제 1 게이트전극(15a)이 형성되어 있다.
그리고 선택트랜지스터는 제 1 게이트전극(15a)과 일부 격리되도록 반도체기판(10)상에 제 1, 제 2 산화막(11,13)보다 두꺼운 두께의 게이트산화막(14)과, 상기 게이트산화막(14)상에 형성된 제 2 게이트전극(15b)으로 구성되었다.
그리고 상기 트랜지스터와 선택트랜지스터 사이의 반도체기판(10)에는 공통 소오스영역(16a)이 형성되어 있고, 트랜지스터와 선택트랜지스터 각 외측의 반도체기판(10)에는 각각 드레인영역(16b)이 형성되어 있다.
상기에서와 같이 2개의 트랜지스터로 구성된 종래 플래쉬 메모리 셀의 프로그래밍은 먼저 제 1 게이트전극(15a)에 충분히 큰 양의 전압을 인가하면 반도체기판(10)으로부터 전자가 반도체기판(10)상의 제 1 산화막(11)을 터널링하여 질화막(12)으로 주입된다.
이때 제 2 산화막(13)은 질화막(12)으로 주입된 전자가 제 1 게이트전극(15a)으로 누설되는 것을 막음과 동시에 제 1 게이트전극(15a)에서 질화막(12)으로의 정공 주입도 막는다.
이와 같은 의미에서 제 1 산화막(11)은 터널링산화막(Tunneling Oxide)이라고 하고, 제 2 산화막(13)은 블로킹 산화막(Blocking Oxide)이라고 한다.
그리고 프로그래밍은 질화막(12) 및 질화막(12)-제 2 산화막(13) 계면 트랩을 이용해야 하므로 프로그래밍 및 소거를 위해서는 채널 전 영역으로 전자가 주입 또는 방출되어야 한다.
다음에 상기와 같이 구성된 종래 플래쉬 메모리 셀의 어레이를 이용한 프로그램시 바이어스 조건에 대하여 도 2a를 참조하여 설명한다.
먼저, 도 2a에 도시한 바와 같이 복수개의 플래쉬 메모리 셀중 프로그램할 단위 셀을 선택한다.
이후에 선택된(selected) 셀과 동일 행에 위치한 트랜지스터들의 게이트에 접속된 워드라인에는 Vp전압을 인가한다.
그리고 선택된 셀과 다른 행에 위치한 트랜지스터들의 게이트에 접속된 워드라인들에는 0V의 전압을 인가한다.
그리고 선택된 셀과 동일 행에 위치한 선택트랜지스터들의 게이트에 접속된 선택워드라인에는 Vp전압을 인가한다.
그리고 선택된 셀과 다른 행에 위치한 선택트랜지스터들의 게이트에 접속된 선택워드라인들은 플로팅(Floating) 시킨다.
그리고 선택된 셀과 동일 열에 위치한 트랜지스터들의 드레인에 접속된 비트라인에는 0V의 전압을 인가한다.
그리고 선택된 셀과 다른 열에 위치한 트랜지스터들의 드레인에 접속된 비트라인들에는 Vi전압을 인가한다.
그리고 선택된 셀과 동일 열에 위치한 선택트랜지스터들의 드레인에 접속된 선택라인은 플로팅(floating)시킨다.
그리고 선택된 셀과 다른 열에 위치한 선택트랜지스터들의 드레인에 접속된 선택라인들에는 0V의 전압을 인가한다.
그리고 선택된 셀과 선택되지 않은 셀들 하부의 웰(반도체기판)에는 모두 0V의 전압을 인가한다.
상기에 설명한 바이어스 인가는 동시에 진행되는 것이다.
다음에 종래 플래쉬 메모리 셀의 어레이를 이용한 소거는 바이트 단위로 진행할 수 있는데 이의 바이어스 인가 조건을 도 2b를 참조하여 설명한다.
먼저, 소거할 셀을 지정(선택)한다.
이후에 선택된(selected) 셀과 동일 행에 위치한 트랜지스터들의 게이트에 접속된 워드라인에는 0V의 전압을 인가한다.
그리고 선택된 셀과 다른 행에 위치한 트랜지스터들의 게이트에 접속된 워드라인들에는 Vp의 전압을 인가한다.
그리고 선택된 셀과 동일 행에 위치한 선택트랜지스터들의 게이트에 접속된 선택워드라인에는 Vp전압을 인가한다.
그리고 선택된 셀과 다른 행에 위치한 선택트랜지스터들의 게이트에 접속된 선택워드라인들은 플로팅(Floating) 시킨다.
그리고 선택된 셀과 동일 열에 위치한 트랜지스터들의 드레인에 접속된 비트라인에는 0V의 전압을 인가한다.
그리고 선택된 셀과 다른 열에 위치한 트랜지스터들의 드레인에 접속된 비트라인들에는 Vi전압을 인가한다.
그리고 선택된 셀과 동일 열에 위치한 선택트랜지스터들의 드레인에 접속된 선택라인은 플로팅(floating)시킨다.
그리고 선택된 셀과 다른 열에 위치한 선택트랜지스터들의 드레인에 접속된 선택라인들에는 0V의 전압을 인가한다.
그리고 선택된 셀 하부의 웰에는 Vp전압을 인가하고, 선택되지 않은 셀들 하부의 웰에는 모두 0V의 전압을 인가한다.
상기에 설명한 바이어스 인가는 동시에 진행되는 것이다.
상기와 같은 종래 플래쉬 메모리 셀의 어레이 및 그를 이용한 프로그램방법과 소거방법은 다음과 같은 문제가 있다.
첫째, 한 셀당 두개의 트랜지스터를 구성해야 하므로 칩의 면적이 커져서 고집적시키기가 어렵다.
둘째, 한 셀당 두 개의 트랜지스터로 구성되어 있으므로 이를 프로그램하기 위한 방법이 복잡하다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 첫 번째 목적은 한 셀을 한 개의 트랜지스터로 구성하여 전체 칩의 집적도를 높이는데 있다.
두 번째 목적은 한 셀을 한 개의 트랜지스터로 구성한 어레이를 제공하므로써 바이트 단위의 프로그램과, 일괄 소거를 용이하게 구현하는데 있다.
도 1은 2-트랜지스터 1-셀 형의 종래 플래쉬 메모리 셀의 구조단면도
도 2a는 도 1을 단위 셀로 하는 종래 플래쉬 메모리 셀의 어레이도와 바이트(Byte) 프로그래밍(programming)시 바이어스 조건을 나타낸 도면
도 2b는 도 1을 단위 셀로 하는 종래 플래쉬 메모리 셀의 어레이도와 바이트 이레이징(erasing)시 바이어스 조건을 나타낸 도면
도 3은 본 발명의 실시예에 따른 플래쉬 메모리 셀의 어레이
도 4는 도 3을 구성하는 단위 플래쉬 메모리 셀의 구조단면도
도 5a 내지 도 5e는 도 4를 구성하기 위한 플래쉬 메모리 셀의 제조방법을 나타낸 공정단면도
도 6은 프로그램, 소거, 리드동작시에 도 3에 가하는 바이어스 조건을 나타낸 테이블
도 7은 도 6과 같은 바이어스 조건을 가했을 때의 프로그램과 소거 특성을 나타낸 도면
도 8은 프로그램시 도 6의 Program Inhibit1의 바이어스를 인가 받은 셀의디스터브 특성을 나타낸 도면
도 9는 도 3에 도 6의 바이어스 조건을 가했을 때 프로그램과 소거시의 문턱전압 분포를 나타낸 도면
도 10은 본 발명 플래쉬 메모리 셀의 어레이의 기억 유지 특성을 나타낸 도면
도 11은 본 발명 플래쉬 메모리 셀의 어레이의 프로그램/소거 싸이클 횟수에 따른 문턱전압의 유지특성도
도면의 주요 부분에 대한 부호의 설명
101 : 반도체기판 102 : 실리콘산화막
102a : 제 1 실리콘 옥시나이트라이드막
102b : 제 2 실리콘 옥시나이트라이드막
102c : 제 3 실리콘 옥시나이트라이드막
103 : 게이트전극 104a : 저농도 소오스영역
104b : 저농도 드레인영역 105 : 측벽스페이서
106a : 고농도 소오스영역 106b : 고농도 드레인영역
상기와 같은 목적을 달성하기 위한 본 발명 플래쉬 메모리 셀의 어레이는 각각 MONOS/SONOS 구조를 갖고 매트릭스 모양으로 배열된 복수개의 플래쉬 메모리 셀들, 동일 행에 배열된 상기 플래쉬 메모리 셀들의 게이트가 공통 접속되도록 일라인 방향으로 배열된 복수개의 워드라인들, 동일 열에 배열된 상기 플래쉬 메모리 셀들의 소오스가 공통 접속되도록 상기 워드라인들과 직교하는 방향으로 배열된 복수개의 선택라인들, 동일 열에 배열된 상기 플래쉬 메모리 셀들의 드레인이 공통 접속되도록 상기 선택라인들과 나란한 방향으로 배열된 비트라인들을 포함하여 구성됨을 특징으로 한다.
상기 본 발명 플래쉬 메모리 셀의 어레이를 이용한 데이터 프로그램방법은 매트릭스 모양으로 배열된 복수개의 플래쉬 메모리 셀들의 각 게이트와 소오스와 드레인에 각각 접속된 복수개의 워드라인들과 선택라인들과 비트라인들, 상기 각 플래쉬 메모리 셀들의 하부에 각각 형성되어 있는 웰(Well)들에 있어서, 상기 복수개의 플래쉬 메모리 셀들중 하나의 셀을 선택하는 제 1 단계, 상기 선택된 셀의 게이트에 접속된 워드라인에는 전원전압(Vcc)을 인가하고 상기 선택된 셀의 소오스와 드레인에 접속된 선택라인과 비트라인 및 상기 선택된 셀 하부의 웰에 각각 -Vpp전압을 인가하는 제 2 단계, 상기 제 2 단계를 실시함과 동시에 상기 선택된 셀과 동일 워드라인에 접속된 셀들의 선택라인들과 비트라인들에는 각각 접지전압을 인가하고 웰들에는 -Vpp 전압을 인가하는 제 3 단계, 상기 제 1, 제 2 단계를 실시함과동시에 상기 선택된 셀과 동일 워드라인에 접속되지 않은 나머지 셀들의 워드라인들에는 접지전압을 인가하고 선택라인들과 비트라인들과 웰들에는 각각 -Vpp전압을 인가하는 제 4 단계를 포함함을 특징으로 한다.
상기 본 발명 플래쉬 메모리 셀의 어레이를 이용한 데이터 소거방법은 매트릭스 모양으로 배열된 복수개의 플래쉬 메모리 셀들의 각 게이트와 소오스와 드레인에 각각 접속된 복수개의 워드라인들과 선택라인들과 비트라인들, 상기 각 플래쉬 메모리 셀들의 하부에 각각 형성되어 있는 웰(Well)들에 있어서, 상기 셀들의 워드라인들에 각각 -Vpp전압을 인가하는 제 1 단계, 상기 제 1 단계를 실시함과 동시에 상기 셀들의 각 선택라인들과 비트라인들과 웰들에 각각 전원전압(Vcc)을 인가하는 제 2 단계를 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 플래쉬 메모리 셀의 어레이와 그를 이용한 데이터 프로그램방법 및 소거방법에 대하여 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 플래쉬 메모리 셀의 어레이 이다.
그리고 도 4는 도 3을 구성하는 단위 플래쉬 메모리 셀의 구조단면도이고, 도 5a 내지 도 5e는 도 4를 구성하기 위한 플래쉬 메모리 셀의 제조방법을 나타낸 공정단면도이다.
그리고 도 6은 프로그램, 소거, 리드동작시에 도 3에 가하는 바이어스 조건을 나타낸 테이블이다.
먼저, 본 발명 플래쉬 메모리 셀의 어레이에 대하여 상기의 첨부 도면을 참조하여 설명한다.
본 발명의 플래쉬 메모리 셀의 어레이는 단위셀이 MONOS/SONOS(Metal/Silicon Oxide Nitride Oxide Semiconductor)구조를 갖는 하나의 트랜지스터로 구성된 것이고, 단위셀은 플래쉬 메모리셀로써 플래쉬 이이피롬(FLASH EEPROM)으로 구성되고, 1G(Giga) FET(Field Effect Transistor) 구조를 갖는다.
본 발명의 플래쉬 메모리 셀의 어레이는 도 3에 도시한 바와 같이 NOR형으로 배치된 것으로 복수개의 플래쉬 메모리 셀들이 매트릭스 모양으로 배열되어 있다.
이때 동일 행에 배열된 복수개의 플래쉬 메모리 셀들의 각 게이트를 공통 접속하기 위해 일라인 방향으로 배열된 복수개의 워드라인들(W/L1,W/L2,W/L3,W/L4,…)이 있다.
그리고 동일 열에 배열된 복수개의 플래쉬 메모리 셀들의 각 드레인을 공통 접속하기 위해 일라인 방향으로 배열된 복수개의 비트라인들(B/L1,B/L2,B/L3,…)이 있다.
그리고 동일 열에 배열된 복수개의 플래쉬 메모리 셀들의 각 소오스를 공통 접속하기 위해 상기 복수개의 비트라인들과 나란한 방향으로 배열되는 복수개의 선택라인들(S/L1,S/L2,S/L3,…)이 있다.
그리고 상기 각 플래쉬 메모리 셀들의 소오스와 드레인은 각각 다른 비트라인과 선택라인으로부터 신호를 받아 동작한다.
상기와 같은 어레이 구성을 갖는 플래쉬 메모리 셀의 어레이의 각 단위셀의 구성에 대하여 설명하면 도 4에 도시한 바와 같이 반도체기판(101)의 일영역에ONO(Oxide/Nitride/Oxide)구조를 이루도록 제 3 실리콘 옥시나이트라이드막(102c)과 제 1 실리콘 옥시나이트라이드막(102a)과 제 2 실리콘 옥시나이트라이드막(102b)이 적층 형성되어 있다.
이때 제 1 실리콘 옥시나이트라이드막(102a)은 제 2, 제 3 실리콘 옥시나이트라이드막(102b,102c)보다 질소를 많이 함유하고 있다.
그리고 상기 제 2 실리콘 옥시나이트라이드막(102b)상에 게이트전극(103)이 형성되어 있고, 제 3 실리콘 옥시나이트라이드막(102c)과 제 1 실리콘 옥시나이트라이드막(102a)과 제 2 실리콘 옥시나이트라이드막(102b)과 게이트전극(103)의 양측면에 측벽스페이서(105)가 형성되어 있다.
그리고 상기 측벽스페이서(105)하부의 반도체기판(101)의 표면내에 저농도 소오스영역(104a)과 저농도 드레인영역(104b)이 형성되어 있다.
그리고 상기 게이트전극(103)과 측벽스페이서(105) 하부를 제외한 게이트전극(103) 양측 반도체기판(101)에 저농도 소오스영역(104a)과 저농도 드레인영역(104b)보다 깊은 깊이로 고농도 소오스영역(106a)과 고농도 드레인영역(106b)이 형성되어 있다.
상기에서 플래쉬 메모리 셀은 앤모스 트랜지스터나 피모스 트랜지스터로 구성될 수 있다.
다음에 상기의 구성을 갖는 본 발명 플래쉬 메모리 셀의 제조방법은 도 5a에 도시한 바와 같이 반도체기판(101)상에 화학기상증착법이나 열산화공정으로 실리콘산화막(102)을 형성한다.
이후에 도 5b에 도시한 바와 같이 NO 또는 N2O 가스 분위기에서 어닐링공정을 진행하여 반도체기판(101)에 인접한 실리콘산화막(102)에는 질소를 많이 함유한 제 1 실리콘 옥시나이트라이드막(102a)을 형성하고, 그 위에는 제 1 실리콘 옥시나이트라이드막(102a)보다 상대적으로 적은양의 질소를 함유한 제 2 실리콘 옥시나이트라이드막(102b)을 형성한다.
그리고 도 5c에 도시한 바와 같이 산소 분위기에서 재산화(Reoxidation)공정을 진행하여 상기 고농도의 질소를 함유한 제 1 실리콘 옥시나이트라이드막(102a) 아래에 상대적으로 저농도의 질소를 함유하는 제 3 실리콘 옥시나이트라이드막(102c)을 형성한다.
다음에 도 5d에 도시한 바와 같이 전면에 폴리실리콘층을 증착한 후에 게이트 형성 마스크를 이용하여 폴리실리콘층과 제 2 실리콘 옥시나이트라이드막(102b)과 제 1 실리콘 옥시나이트라이드막(102a)과 제 3 실리콘 옥시나이트라이드막(102c)을 차례로 이방성 식각한다.
이에 따라서 반도체기판(101)의 일영역에 제 3 실리콘 옥시나이트라이드막(102c)과 제 1 실리콘 옥시나이트라이드막(102a)과 제 2 실리콘 옥시나이트라이드막(102b)과 게이트전극(103)이 적층 형성된다.
이후에 게이트전극(105) 양측의 반도체기판(101) 표면내에 저농도 불순물이온을 주입해서 게이트전극(103) 양측에 각각 저농도 소오스영역(104a)과 저농도 드레인영역(104b)을 형성한다.
그리고 게이트전극(103)을 포함한 반도체기판(101) 전면에 산화막을 증착한 후 에치백하여 제 3 실리콘 옥시나이트라이드막(102c)과 제 1 실리콘 옥시나이트라이드막(102a)과 제 2 실리콘 옥시나이트라이드막(102b)과 게이트전극(103)의 양측면에 측벽스페이서(105)를 형성한다.
이후에 게이트전극(103)과 측벽스페이서(105)를 마스크로 반도체기판(101)내에 고농도 불순물이온을 주입해서 고농도 소오스영역(106a)과 고농도 드레인영역(106b)을 형성한다.
다음에 본 발명 플래쉬 메모리 셀의 어레이를 이용한 프로그램방법과 소거방법을 도 3와 도 6을 참조하여 설명한다.
본 발명에서의 프로그램과 소거동작은 양자역학적인 터널링(Tunneling)에 의해서 채널 전영역에서 이루어지는 것으로, 프로그램 동작은 바이트(Byte) 별로 이루어지고, 소거 동작은 칩 전체나 블록(block) 단위로 진행된다.
본 발명 플래쉬 메모리 셀의 어레이에 프로그램과 소거 동작을 진행하기 위해서는 도 6과 같은 바이어스 조건이 필요하다.
먼저, 프로그램 방법(프로그램시 바이어스 조건)에 대하여 설명하면 프로그램할 플래쉬 메모리 셀을 선택한다.
이때 W/L2과 S/L1과 B/L1의 신호를 받는 플래쉬 메모리 셀(점선으로 표시된 부분)이 선택되었을 때, 선택된 플래쉬 메모리 셀(Selected Flash memory Cell:SFC)을 프로그램한다.
상기에서와 같이 선택된 플래쉬 메모리 셀을 프로그램 시키기 위해서 도 3과도 6에 도시한 바와 같이 프로그램하기 위해 선택된 플래쉬 메모리 셀(SFC)의 워드라인(W/L2)에는 전원전압(Vcc)을 인가하고, 선택된 플래쉬 메모리 셀(SFC)의 선택라인(S/L1)과 비트라인(B/L1)과 반도체기판(101)(도 4참조)에는 -Vpp를 인가한다. 이와 같은 과정을 프로그램을 위한 제 1 과정이라고 한다.
상기에서 각 플래쉬 메모리셀의 하부에는 웰(WELL)이 형성되어 있는데 차후에는 반도체기판(101) 대신 웰(WELL)로 설명한다.
상기 제 1 과정을 진행함과 동시에 W/L2에 접속되어 있으면서 선택이 되지 않은 플래쉬 메모리 셀들은 프로그램이 진행되지 않도록 S/L1, B/L1을 제외한 각 선택라인들과 비트라인들에는 그라운드(ground:GND) 전압(0V)을 인가하고, 그 웰(WELL)에는 -Vpp전압을 인가한다. 이와 같은 과정을 프로그램을 위한 제 2 과정이라고 한다.
상기 제 1, 제 2 과정을 진행함과 동시에 W/L2에 접속되지 않은 나머지 플래쉬 메모리 셀들도 프로그램이 진행되지 않도록 W/L2를 제외한 나머지 워드라인들에 그라운드(GND) 전압(0V)을 인가하고, 선택라인들과 비트라인들과 웰들에 각각 -Vpp 전압을 인가한다.
상기에서 선택된 플래쉬 메모리 셀(SFC)과 동일한 워드라인 신호를 받아서 동작하는 플래쉬 메모리 셀들은 제 1 프로그램을 금지한다(Program Inhibit1)고 하여 제 1 프로그램 금지영역이라고 정의하고, SFC와 다른 워드라인 신호를 받는 플래쉬 메모리 셀들은 제 2 프로그램을 금지한다(Program Inhibit2)고 하여 제 2 프로그램 금지영역이라고 정의한다.
상기와 같은 바이어스 조건을 각 워드라인들과 비트라인들과 선택라인들과 웰들에 인가하므로써 본 발명에 따른 플래쉬 메모리 셀의 어레이에 프로그램동작이 진행된다.
다음에 소거방법(소거시 바이어스 조건)에 대하여 설명하면 소거는 선택된 셀만 선택적으로 소거시키는 것이 아니라 복수개의 플래쉬 메모리 셀들을 일괄소거하는 방법을 사용하는 것으로 도 3과 도 6에 도시한 바와 같이 복수개의 워드라인들 모두에 -Vpp 전압을 인가하고, 복수개의 선택라인들과 비트라인들과 웰들에 전원전압(Vcc)을 인가하므로써 진행한다.
그리고 상기에서 선택된 플래쉬 메모리 셀(SFC)의 데이터를 읽기 위한 리드(Read) 동작은 워드라인(W/L2)에 전원전압(Vcc)을 인가하고, 선택라인(S/L1)과 웰(WELL)에 그라운드(GND) 전압(0V)을 인가하고, 비트라인(B/L1)에 Vdd 전압을 인가하므로써 진행한다.
상기와 같은 바이어스 조건을 각 워드라인들과 선택라인들과 비트라인들과 웰들에 인가하면 플래쉬 메모리 셀의 어레이에 소거동작이 진행된다.
이후에 상기와 같은 바이어스 조건을 가하여 프로그램과 소거 동작을 진행할 때, 각 플래쉬 메모리 셀들에 나타나는 동작 특성을 실험데이타도를 참조하여 설명하면 다음과 같다.
도 7은 도 6과 같은 바이어스 조건을 가했을 때의 프로그램과 소거 특성을 나타낸 도면이고, 도 8은 프로그램시 도 6의 Program Inhibit1의 바이어스를 인가 받은 셀의 디스터브 특성을 나타낸 도면 이다.
그리고 도 9는 도 3에 도 6의 바이어스 조건을 가했을 때 프로그램과 소거시의 문턱전압 분포를 나타낸 도면이고, 도 10은 본 발명 플래쉬 메모리 셀의 어레이의 기억 유지 특성을 나타낸 도면이다.
그리고 도 11은 본 발명 플래쉬 메모리 셀의 어레이의 프로그램/소거 싸이클 횟수에 따른 문턱전압의 유지특성도이다.
먼저 프로그램 동작은 선택된 플래쉬 메모리 셀(SFC)의 워드라인(W/L2)에 3V를 인가하고, 선택라인(S/L1)과 비트라인(B/L1)과 웰(WELL)에 각각 -6V,-7V,-8V를 인가하면 도 7에 나타난 바와 같이 프로그래밍 시간이 지남에 따라서 문턱전압이 증가함을 알 수 있다.
또한 워드라인에 동일하게 3V의 전압이 인가되었을 때 선택라인(S/L1)과 비트라인(B/L1)과 웰(WELL)에 인가되는 전압이 클수록 프로그래밍 시간이 단축됨을 알 수 있다.
다음에 소거 동작은 모든 플래쉬 메모리 셀들의 워드라인에 -4V, -5V, -6V를 순차적으로 인가하고, 워드라인에 순차적으로 전압을 인가할 때 마다 각 플래쉬 메모리 셀들의 선택라인(S/L)과 비트라인(B/L)과 웰(WELL)에는 동일하게 3V를 인가할 경우 동작 시간이 지남에 따라서 문턱전압이 낮아짐을 알 수 있다.
또한 선택라인(S/L1)과 비트라인(B/L1)과 웰(WELL)에 동일하게 3V의 전압이 인가되었을 때 워드라인에 인가되는 전압이 클수록 소거시간이 단축됨을 알 수 있다.
다음에 선택된 플래쉬 메모리 셀(SFC)이 프로그램 동작 시간동안(즉, 1e+1시간동안)에 제 1 프로그램 금지영역의 플래쉬 메모리 셀들의 프로그램 상태를 도 8을 참조하여 설명한다.
먼저, 선택된 플래쉬 메모리 셀(SFC)에 프로그램 동작이 진행될 동안 제 1 프로그램 금지영역의 플래쉬 메모리 셀들의 워드라인에는 3V의 전압이 인가되고, 선택라인들과 비트라인들에는 0V의 전압이 인가되고, 웰에는 -7V의 전압이 인가되었을 경우에 SFC에 프로그램 동작이 끝나는 시점(1e+1)까지도 제 1 프로그램 금지영역의 플래쉬 메모리 셀들의 문턱전압(Threshold Voltage)은 0.05V를 넘지 못하였다.
또한 제 1 프로그램 금지영역의 플래쉬 메모리 셀들의 워드라인과 웰에는 상기와 같이 3V, -7V의 전압을 인가하고, 선택라인들과 비트라인들에는 -1V의 전압을 인가하였을 경우에도 제 1 프로그램 금지영역의 플래쉬 메모리 셀들의 문턱전압은 0.15V 밖에 증가하지 못하였다.
상기에서와 같이 SFC에 프로그램 동작이 진행될 동안 제 1 프로그램 금지영역은 프로그램 동작이 진행되지 않았음을 알 수 있다.
다음에 본 발명 플래쉬 메모리 셀의 어레이에 프로그램 동작과 소거동작을 반복 진행할 동안에 프로그램동작과 소거동작에 따른 플래쉬 메모리 셀의 문턱전압 분포를 도 9를 참조하여 설명한다.
도 9에 나타나 있듯이 워드라인에 3V의 전압을 인가(이때 전류는 500㎲)하고, 선택라인과 비트라인과 웰에 각각 -8V를 인가하는 프로그램 동작을 40회 정도 반복 진행했을 때, 플래쉬 메모리 셀의 문턱전압(Vt)은 5.38±0.04V로 델타펑션(Delta function)을 이루고 있음을 알 수 있다.
그리고 워드라인에 -6V의 전압을 인가(이때 전류는 1s)하고, 선택라인과 비트라인과 웰에 3V의 전압을 인가하는 소거 동작을 30회 정도 반복 진행했을 때, 플래쉬 메모리 셀의 문턱전압(Vt)은 1.67±0.03V로 델타 펑션을 이루고 있음을 알 수 있다.
상기와 같은 실험결과에서 알 수 있듯이 본 발명의 MONOS/SONOS 구조를 갖는 플래쉬 메모리 셀은 프로그램과 소거동작을 반복 진행하여도 셀의 문턱전압이 거의 동일하여 동작 신뢰성이 있음을 알 수 있다.
다음에 단위셀이 MONOS/SONOS 구조를 갖는 하나의 트랜지스터로 이루어진 본 발명 플래쉬 메모리 셀 어레이의 데이터 기억 유지 특성에 대하여 도 10을 참조하여 설명한다.
도 10에 점선으로 나타난 영역이 문턱전압을 감지(리드)할 수 없는 레벨(insensible level)(△Vt=0.8)일 때 리드지연시간이 약 20년(1E+09(sec))이 지나는 시점에서야 프로그램과 소거동작에 따른 플래쉬 메모리 셀의 문턱전압을 감지(리드)할 수 없는 레벨에 들어오게 된다.
따라서 본 발명과 같이 MONOS/SONOS로 구성된 플래쉬 메모리 셀은 데이터 기억능력이 탁월함을 알 수 있다.
다음에 본 발명에 따른 플래쉬 메모리 셀의 어레이를 구성하는 각 플래쉬 메모리셀의 내구성(Endurance)에 대하여 도 11을 참조하여 설명한다.
도 11에 도시한 바와 같이 워드라인에 3V의 전압을 인가(이때 전류는 500㎲)하고, 선택라인과 비트라인과 웰에 각각 -7V를 인가하는 프로그램 동작과, 워드라인에 -6V의 전압을 인가(이때 전류는 1s)하고, 선택라인과 비트라인과 웰에 3V의 전압을 인가하는 소거 동작을 진행할 때, 프로그램/소거(P/E)를 원 싸이클(one cycle)이라고 할 때 이와 같은 프로그램/소거 싸이클 수가 늘어도 프로그램 동작에서의 문턱전압은 4V~4.4V 범위에서 변화되었고, 소거 동작에서의 문턱전압은 약 2V로 유지된다.
그리고 프로그램 동작시의 문턱전압에서 소거 동작시의 문턱전압을 뺀(VP-VE) △Vt는 2V~2.4V 범위를 유지하고 있음을 알 수 있다.
따라서 프로그램/소거 싸이클 수가 증가하여도 프로그램과 소거 동작에 따른 문턱전압이 일관성 있게 나타나므로 본 발명의 플래쉬 메모리 셀의 내구성이 탁월함을 알 수 있다.
상기와 같은 본 발명 플래쉬 메모리 셀의 어레이와 그를 이용한 데이터 프로그램방법 및 소거방법은 다음과 같은 효과가 있다.
첫째, 한 셀당 한 개의 트랜지스터로 구성할 수 있으므로 스케일 다운(scale down)이 용이하여 칩의 집적도를 향상시킬 수 있다.
둘째, 한 셀당 한 개의 트랜지스터로 구성되어 있으므로 프로그램과 소거 방법을 간단히 할 수 있다.
셋째, 셀 구조가 간단하고 씨모스 공정을 그대로 적용하여 형성할 수 있으므로 스텐드-얼론(stand-alone) 제품뿐만 아니라 임베디드(embedded) 제품으로도 양산이 가능하다.

Claims (5)

  1. 각각 반도체기판의 일영역상에 저농도 실리콘 옥시나이트라이드막과 고농도 실리콘 옥시나이트라이드막과 저농도 실리콘 옥시나이트라이드막이 적층형성된 절연막과, 상기 절연막상에 형성된 게이트전극과, 상기 게이트전극 양측의 상기 반도체기판에 형성된 불순물 확산영역을 포함하는 MONOS/SONOS 구조를 갖고 매트릭스 모양으로 배열된 복수개의 플래쉬 메모리 셀들,
    동일 행에 배열된 상기 플래쉬 메모리 셀들의 게이트가 공통 접속되도록 일라인 방향으로 배열된 복수개의 워드라인들,
    동일 열에 배열된 상기 플래쉬 메모리 셀들의 소오스가 공통 접속되도록 상기 워드라인들과 직교하는 방향으로 배열된 복수개의 선택라인들,
    동일 열에 배열된 상기 플래쉬 메모리 셀들의 드레인이 공통 접속되도록 상기 선택라인들과 나란한 방향으로 배열된 비트라인들을 포함하여 구성됨을 특징으로 하는 플래쉬 메모리 셀의 어레이.
  2. 삭제
  3. 제 1 항에 있어서, 상기 플래쉬 메모리 셀의 어레이는 NOR형으로 배치됨을특징으로 하는 플래쉬 메모리 셀의 어레이.
  4. 매트릭스 모양으로 배열된 복수개의 플래쉬 메모리 셀들의 각 게이트와 소오스와 드레인에 각각 접속된 복수개의 워드라인들과 선택라인들과 비트라인들, 상기 각 플래쉬 메모리 셀들의 하부에 각각 형성되어 있는 웰(Well)들에 있어서,
    상기 복수개의 플래쉬 메모리 셀들중 하나의 셀을 선택하는 제 1 단계,
    상기 선택된 셀의 게이트에 접속된 워드라인에는 전원전압(Vcc)을 인가하고 상기 선택된 셀의 소오스와 드레인에 접속된 선택라인과 비트라인 및 상기 선택된 셀 하부의 웰에 각각 -Vpp전압을 인가하는 제 2 단계,
    상기 제 2 단계를 실시함과 동시에 상기 선택된 셀과 동일 워드라인에 접속된 셀들의 선택라인들과 비트라인들에는 각각 접지전압을 인가하고 웰들에는 -Vpp 전압을 인가하는 제 3 단계,
    상기 제 1, 제 2 단계를 실시함과 동시에 상기 선택된 셀과 동일 워드라인에 접속되지 않은 나머지 셀들의 워드라인들에는 접지전압을 인가하고 선택라인들과 비트라인들과 웰들에는 각각 -Vpp전압을 인가하는 제 4 단계를 포함함을 특징으로 하는 플래쉬 메모리셀의 어레이를 이용한 데이터 프로그램 방법.
  5. 매트릭스 모양으로 배열된 복수개의 플래쉬 메모리 셀들의 각 게이트와 소오스와 드레인에 각각 접속된 복수개의 워드라인들과 선택라인들과 비트라인들, 상기 각 플래쉬 메모리 셀들의 하부에 각각 형성되어 있는 웰(Well)들에 있어서,
    상기 셀들의 워드라인들에 각각 -Vpp전압을 인가하는 제 1 단계,
    상기 제 1 단계를 실시함과 동시에 상기 셀들의 각 선택라인들과 비트라인들과 웰들에 각각 전원전압(Vcc)을 인가하는 제 2 단계를 포함함을 특징으로 하는 플래쉬 메모리셀의 어레이를 이용한 데이터 소거방법.
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