TW582035B - Array of flash memory cells and data program and erase methods of the same - Google Patents
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Description
爲第90100344號中文全份說明書無劃線修正本 修正日期:2004.2.23 玖、發明說明： 本發明是有關於一種半導體記憶元件，且特別是有關 於一種快閃記憶胞陣列及其程式化與抹除的方法，此快閃 記憶體之記憶胞單元包括一個單一的電晶體。 在功能上比較理想的記憶體元件是非揮發性半導體記 憶體元件，使用者可以利用電子裝置轉換記憶體元件的狀 態，藉以輕易的程式化此記憶體元件，而且即使記憶胞的 電源供應中斷，記憶胞仍可以維持現狀。 根據最近的製程技術，非揮發性半導體記憶體(NVSM) 可以分成兩種類型，一種爲浮置閘型態，一種爲具有二或 多與兩種介電層堆疊的金屬絕緣半導體(MIS)型態。 浮置閘型態的記憶體使用一個電勢井(potential well)來 改進記憶體的特性，ET0X(EPR0M的隧穿氧化層）的結構 是近來最常被應用於快閃EEPR0M(電性可抹除唯讀記憶 體）的技術，是屬於一種浮置閘型態，因此此浮置閘型態 的結構可以藉著在單一記憶胞單元中使用單一電晶體來增 進記憶胞的效能。 相對的，MIS型態可以利用在介電層堆中形成的陷阱、 在介電層與介電層之間的邊界層，或是介電層與半導體之 間的邊界層，來增進記憶體的效能，MONOS/SONOS(金屬 /矽氧化物氮化物氧化物半導體）的結構則是一種典型 常被用來作爲一個全標準(full-featured)的EEPR0M。
爲了在這些記憶胞中以位元組的形式執行程式化與抹 除的操作，選擇的電晶體必須包括額外的M0N0S/S0N0S 7086pif2.doc/008 4 爲第90100344號中文全份說明書無劃線修正本 修正日期:2004.2.23 的電晶體，也就是說每一個記憶胞必須包括兩個電晶體。 以下參考圖示說明傳統的快閃記憶胞的陣列，以及將 其程式化與抹除的方法。 第1圖繪示爲一種快閃記憶胞的結構剖面圖，此快閃 記憶體在一記憶胞中包括兩個電晶體。 第2a圖繪示爲習知使用第1圖所示之記憶胞作爲記憶 胞單元，而組成之快閃記憶體陣列，係利用位元組來作爲 程式化的條件。 第2b圖繪示爲使用第1圖所示之記憶胞作爲記憶單 原，且利用位元組來作爲程式化的條件操作的一種習知之 快閃記憶胞。 此習知快閃記憶胞陣列中的記憶胞單元均含有兩個電 晶體。 換句話說，習知快閃記憶胞陣列係由矩陣方式排列的 快閃記憶胞組成，每一個快閃記憶胞包括兩個電晶體，其 中一個記憶體電晶體是由一個具有如第2a圖與第2b圖所 示之MONON/SONOS結構的單一電晶體構成，而另外一 個是一種選擇電晶體，用以決定是否該單一電晶體被選定 與否。 在矩陣形式中，複數條字元線沿著一個方向建構，所 以複數個記憶電晶體的閘極會沿著同一個方向排列，而且 同一排的會連接在一起。 複數個選擇字元線會沿著與上述字元線平行的方向建 構，所以這些複數個選擇電晶體的閘極會沿著同一個方向 7086pif2.doc/008 5 爲第90100344號中文全份說明書無劃線修正本 修正日期:2004.2.23 排列，而且同一排的會連接在一起。 複數個位元線沿著與上述字元線垂直的方向建構，所 以這些複數個記憶電晶體的汲極會沿著同一個方向排列， 且同一行的會連接在一起。 複數個選擇線沿著與上述位元線平行的方向建構，所 以這些複數個選擇電晶體的汲極會沿著同一個方向排列， 且同一行的會連接在一起。 如上面的敘述，習知的記憶胞單元包括一個的電晶體， 具有第1圖的MONOS/SONOS結構，而且會進行程式化 與抹除的操作，還包括一個選擇電晶體，用以選擇一個記 憶胞來進行位元組的程式化或抹除。 如第1圖所示，電晶體具有ΟΝΟ(氧化物氮化物氧 化物）的結構，係由第一氧化層11、氮化層12與第二氧化 層13依序在半導體基底10 —部份上堆疊組成，其中第一 閘極電極15a係架構在第二氧化層13上方。 選擇電晶體包括一層閘極氧化層14,其厚度大於第一 與第二氧化層11、13，所以選擇電晶體的部份會與在半導 體基底10上的第一閘極電極15a相分離，第二閘極電極15b 則形成在此閘極氧化層14上。 在電晶體與選擇電晶體之間的半導體基底10上的一個 區域中會形成一個共同源極區16a，另外在電晶體與選擇 電晶體外側的半導體基底10的每一個區域中會分別形成 汲極區16b。 在習知包括上述兩種電晶體的快閃記憶胞中，假如施 7086pi0.doc/008 6 爲第90100344號中文全份說明書無劃線修正本 修正日期:2004.2.23 加一個足夠大的正電壓到第一閘極電極15a上’來自半導 體基底10的電子會穿隧過半導體基底10上的第一氧化層 11，然後注入到氮化層12中，因此進行記憶胞中的程式 化操作。 此時，第二氧化層13會阻止由第一閘極電極15a拽漏 的電子注入到氮化層12中，此時也可以抑制電洞由第一 閘極電極15a被注入到氮化層12中，因此第一氧化層11 被稱爲隧穿氧化層，而第二氧化層13被稱爲阻擋氧化層。 因爲程式化的操作會使用到氮化層12與第二氧化層13 之間的介面層之陷阱，電子會被注入由整個通道的整個區 域或由整個區域放射出來，以進行程式化與抹除的操作。 接下來，使用具有上述結構的習知快閃記憶胞陣列的 程式化操作之偏壓條件敘述如下。 首先，請參照第2a圖，在快閃記憶胞中選定欲被程式 化的記憶胞單元，然後將電壓Vp施加在連接電晶體閘極 的字元線上，此字元線與選定的記憶胞位在同一排。 將0V的電壓施加在連接到與選定的記憶胞不同一排 的電晶體閘極相連接的字元線上。 將電壓Vp施加在連接到選擇電晶體的閘極之選擇字 元線上。 將連接到與選定記憶胞不同行的選擇電晶體閘極之選 擇字元線導到浮置狀態。 將0V的電壓施加在連接到電晶體汲極的位元線上， '這些電晶體係與選定的記憶胞位在同一行上。 7086pif2.doc/008 7 爲第90100344號中文全份說明書無劃線修正本 修正日期:2004·2·23 將電壓Vi施加在與選定的記憶胞位在不同行的位元線 上，這些位元線係連接電晶體的汲極區。 將與選定的記憶胞位於同一行的選擇電晶體汲極區相 連接的選擇線導到浮置狀態。 將0V的電壓施加在將與選定記憶胞不同行的選擇電 晶體汲極相連接的選擇線上。 也將0V的電壓施加在井區（半導體基底)所有的記億胞 的下部分中，無論這些記憶胞被選定與否。 上述的偏壓條件係同時實施。 接著，可以以位元組的形式進行習知快閃記億胞陣列 的抹除操作。 請參照第2b圖，進行抹除操作的偏壓條件說明如下° 首先，選定欲抹除的記憶胞，然後將0V的電壓施加 在將與選定的記憶胞位於同一排之電晶體閘極相連接的字 元線上。 將電壓Vp施加在將與選定記憶胞位於不同排之電晶 體閘極相連接之字元線上。 將電壓Vp施加在將與選定記憶胞位於同一排之選擇 電晶體閘極相連接的字元線上。 將與選定記憶胞位於不同排之相連接之選擇字元線導 到浮置狀態。 將0V的電壓施加在將與選定記憶胞位於同一行之電 晶體汲極相連接之位元線上。 將電壓Vi施加在將與選定的記憶胞位於不同行之電晶 7086piG.doc/008 爲第901〇〇344號中文全份說明書無劃線修正本 修正日期:2004.2.23 體汲極相連接之位元線上。 將與選定的記憶胞位於同一行之選擇電晶體汲極相連 接之選擇線導到浮置狀態。 將〇V的電壓施加在將與選定記憶胞位在不同行之選 擇電晶體汲極相連接之選擇線上。 將電壓Vp施加在選擇記憶胞的下部分的井區上，並 將0V的電壓施加在未選定的記憶胞之下部分的井區中。 所有的上述偏壓條件是同時實施。 像這樣的習知快閃記憶胞陣列以及其程式化與抹除的 方法同樣具有下列問題。 首先，因爲在單一記憶胞中應該要用到兩個電晶體， 晶片所需的面積大，且因此很難將記憶胞彼此隔離開來。 再者，因爲單一記憶胞包括兩個電晶體，在程式晶片 是相當複雜。 有鑑於此，本發明的目的在於透過在單一記憶胞中使 用單一電晶體的結構來改進晶片的積集度。 本發明的另一目的在於使用具有單一電晶體之記憶胞 可以輕易的以位元組進行程式化操作，且以區塊的方式進 行抹除操作。 爲達本發明之上述及其他目的，本發明提供一種快閃 記憶胞陣列，包括複數個快閃記憶胞，每一個記憶胞包括 一個MONOS/SONOS結構，且排列成一個矩陣的形式； 複數個字元線沿著一個方向排列，因此排列在同一排的快 閃記憶胞的閘極會連接在一起；複數個選擇線沿著垂直於 7086pif2.doc/008 9 爲第90100344號中文全份說明書無劃線修正本 修正日期:2004.2.23 字元線的方向排列，將排列在同一行的快閃記憶胞之源極 連接在一起；以及複數個位元線，與選擇線平行排列，而 將位於同一行的快閃記憶胞的汲極連接在一起。 一種使用本發明之快閃記憶胞陣列進行資料程式化的 方法，其字元線、選擇線與位元線分別連接在矩陣中的複 數個快閃記憶胞的閘極、源極與汲極，而在每一個快閃記 憶胞的下端會有井區，此方法包括在這些快閃記憶胞中選 定一個記憶胞的第一步驟；將電源電壓施Vcc加在連接到 選定的記憶胞閘極之字元線上，並將電壓-Vpp施加在選定 記憶胞的井區以及與該選定之記憶胞源極、汲極相連接的 選擇線與位元線的第二步驟；施加一個接地電壓到選擇線 與位元線，且施加一電壓-Vpp到井區的第三步驟，係與第 二步驟同時進行，其中選擇線與位元線係連接到與選定的 記憶胞相同之字元線相連之記憶胞上；以及施加一個接地 電壓到字元線上，並將電壓-Vpp連接到井區，以及選擇線 與位元線的第四步驟，係與第一、第二步驟同時進行，這 些字元線的記憶胞並不與選定的記憶胞有相同的字元線， 且其選擇線與位元線也不與選定的記憶胞連接在相同的字 元線上。 根據本發明提供一種利用本發明之快閃記憶胞陣列進 行資料抹除的方法，其字元線、選擇線與位元線分別連接 在矩陣中的複數個快閃記憶胞的閘極、源極與汲極，而在 每一個快使記憶胞的下端會有井區，此方法包括施加電壓 -Vpp到這些記憶胞的字元線的第一步驟；以及進行該第一 7086pif2.doc/008 10 爲第90100344號中文全份說明書無劃線修正本 修正日期:2004.2.23 步驟且同時施加電源電壓Vcc到這些記憶胞的選擇線與位 元線以及這些記憶胞下部的井區之第二步驟。 爲讓本發明之上述目的、特徵、和優點能更明顯易懂， 下文特舉一較佳實施例，並配合所附圖式，作詳細說明如 下： 圖式之簡單說明： 第1圖繪示爲一種快閃記憶胞的結構剖面圖，此快問 記憶體在一記憶胞中包括兩個電晶體； 第2a圖繪示爲習知使用第1圖所示之記憶胞作爲記憶 胞單元，而組成之快閃記憶體陣列，係利用位元組來作爲 程式化的條件； 第2b圖繪示爲使用第1圖所示之記憶胞作爲記憶單 原，且利用位元組來作爲程式化的條件操作的一種習知之 快閃記憶胞； 第3圖繪示爲根據本發明一較佳實施例之一種快閃記 憶體的陣列簡示圖； 第4圖繪示係爲第3圖之陣列中一個基本單位的快閃 記憶胞的結構剖面圖； 第5a圖至第5e圖繪示爲第4圖之快閃記憶胞之製作 流程剖面圖； 第6圖爲一個施加在第3圖所示之快閃記憶體以進行 程式化、抹除與讀取操作的一個偏壓條件表； 第7圖顯示利用第6圖之偏壓條件進行程式化與抹除 的操作之特性； 7086pif2.doc/008 11 爲第90100344號中文全份說明書無劃線修正本 修正日期:2004.2.23 第8圖顯示記憶胞的干擾性質，其中第6圖的抑制程 式化1的偏壓是在程式化期間施加； 第9圖顯示在施加第6圖的偏壓條件下，進行程式化 與抹除操作其臨限電壓的變化； 第10圖顯示一種記憶體的維持特性，說明本發明之快 閃記憶胞可以將儲存的資料維持多久；以及 第11圖顯示一種臨限電壓的維持特性，依據本發明之 快閃記憶胞其程式化與抹除循環的次數，說明記憶胞臨限 電壓的改變模式。 圖示標記說明： 10, 101 基底 12 氮化層 11，13, 102 氧化層 15a，15b，103 閘極電極 14 閘極氧化層 16a 源極區 16b 汲極區 B/Ll，B/L2, B/L3, B/L4，··· .位元線 W/Ll，W/L2, W/L3, W/L4, ....字元線 S/Ll，S/L2, S/L3, S/L4,···. .選擇線 102a，102b，102c 氧氮化矽層 105 側壁間隙壁 104a 輕摻雜源極區 104b 輕摻雜汲極區 106a 重摻雜源極區 106b 重摻雜汲極區 實施例 以下敘述係參考所附圖示，說明根據本發明提供之快 閃記憶胞陣列與其資料程式化與抹除的方法。 7086pif2.doc/008 12 爲第90100344號中文全份說明書無劃線修正本 修正日期:2004.2.23 第3圖繪示爲根據本發明一較佳實施例之一種快閃記 憶體的陣列簡示圖。 第4圖繪示係爲第3圖之陣列中一個基本單位的快閃 記憶胞的結構剖面圖。 第5a圖至第5e圖繪示爲第4圖之快閃記憶胞之製作 流程剖面圖。 第6圖爲一個施加在第3圖所示之快閃記憶體以進行 程式化、抹除與讀取操作的一個偏壓條件表。 請參照隨附圖示，將本發明之快閃記憶胞陣列結構說 明於下。 根據本發明之快閃記憶胞陣列包括一個具有單一電晶 體的記憶胞單元，此單一電晶體具有MONOS/SONOS(金 屬/矽氧化物氮化物氧化物半導體）的結構，此記憶胞 單元係用以作爲一個快閃記憶胞，組成一種快閃 EEPROM，其中包括有lGiga個場效電晶體結構。 本發明之快閃記憶胞陣列如第3圖所示，具有複數個 快閃記憶胞，以NOR的形式排列成一個矩陣。 複數條字元線W/L1、W/L2、W/L3、W/L4、……沿著 一個方向排列建構，所以排列在同一排的這些快閃記憶胞 之閘極會被連接在一起。 複數條位元線B/L1、B/L2、B/L3、B/L4、······沿著垂 直與字元線的同一個方向排列，所以位在同一行的這些快 閃記憶胞之汲極會被連接在一起。 '複數條選擇線S/L1、S/L2、S/L3、S/L4、·····沿著平 7086pif2.doc/008 13 爲第9〇100344號中文全份說明書無劃線修正本 修正曰期:2004.2.23 行於位元線的方向排列，所以位在同一行的這些快閃記憶 胞之源極會被連接在一起。 由每一個其他的記憶胞上之不同的選擇線與位兀線接 收訊號，可以分別操作每一個快閃記憶胞的源極與汲極。 具有上述結構的快閃記憶胞陣列中的每一個記憶胞單 元之結構說明如下。 如第4圖所示，第三矽的氧氮化層102c、第一砂的氧 氮化層102a、與第二矽的氧氮化層102b成堆疊狀態’藉 以形成一個〇N〇(氧化物/氮化物/氧化物）結構’覆蓋一部 份的半導體基底101上。 第一矽的氧氮化層l〇2a較第二與第三矽的氧氮化層 102b、102c含有更多的氮。 在第二矽的氮氧化層l〇2b上形成一個閘極電極1〇3， 然後再第三矽的氧氮化層102c、第一矽的氧氮化層1〇2a、 第二矽的氧氮化層l〇2b、與閘極電極1〇3的每一側形成側 壁間隙壁105。 在側壁間隙壁1〇5下的半導體基底1〇1之表面中形成 輕摻雜源極區104a與輕摻雜汲極區l〇4b。 在閘極電極的兩側除了閘極電極103與側壁間隙 壁105以外的半導體基底101中，形成重摻雜源極區1〇6a 與重摻雜汲極區106b，其形成區域較輕摻雜源極與汲極區 104a、104b 更深層。 在上述的陣列結構中，快閃記憶胞的架構可以採用 NMOS電晶體或PM0S電晶體。 7086pif2.doc/008 14 爲第90100344號中文全份說明書無劃線修正本 修正日期:2004.2.23 接著，第5a圖至第5e圖繪示爲第4圖之快閃記憶胞 之製作流程剖面圖。 請參照第5a圖，根據製作本發明上述結構之快閃記憶 胞的方法，首先利用化學氣相沈積法或熱氧化製程’在半 導體基底上形成一層矽的氧化層102 ° 接著，請參照第5b圖，在NO或N20的環境下進行 一道回火製程，藉以在相鄰於半導體基底1〇1的矽的氧化 層102上，形成一層第一矽的氧氮化層102a ’並在第一砂 的氧氮化層102上，形成一層含氮量少於第一砂的氧氮化 層102a的第二矽的氧氮化層102b° 請參照第5c圖，在一個含有氧的環境下進行一道再氧 化製程，如此可以含有高濃度氮的第一矽的氧氮化層1〇2a 下方，形成一層含氮量相當低的第三矽的氧氮化層1〇2C。 請參照第5d圖，在整個表面上沈積一層多晶矽層，然 後利用一個閘極形成罩幕，依序對多晶矽層、第二矽的氧 氮化層l〇2b、第一矽的氧氮化層102a、第三矽的氧氮化 層102c進行非等向性蝕刻。 因此，會在半導體基底101的部分區域上形成堆疊的 第三砂的氧氮化層l〇2c、第一砂的氧氮化層102a、第一 矽的氧氮化層102b、與聞極電極103 ° 接下來，將低濃度的摻質注入到閘極電極103兩側的 半導體基底101的表面中’以分別在聞極電極103的兩側 形成輕摻雜源極區1〇如與輕摻雜汲極區1〇4b。 • 在半導體基底101連同閘極電極103的整個表面上沈 7086pif2.doc/〇〇8 15 爲第90100344號中文全份說明書無劃線修正本 修正日期:2004.2.23 積一層氧化層，然後進行回蝕刻，以在第三矽的氧氮化層 102c、第一矽的氧氮化層102a、第二矽的氧氮化層102b、 與閘極電極103的側邊形成側壁間隙壁1〇5。 然後，利用閘極電極103與側壁間隙壁105作爲罩幕， 將高濃度的摻質植入半導體基底101中，以形成重摻雜源 極區106a與重摻雜汲極區106b。 接著，請參照第3圖與第6圖，說明利用本發明之快 閃記憶胞陣列進行資料程式化與資料抹除的方法。 在本發明中，係利用量子-機械的隧穿效應，透過整個 通道區域進行程式化與抹除的操作，程式化操作是以位元 組進行，而抹除操作則是以晶片區域（bulk)或區塊(block) 來進行。 在進行本發明的快閃記憶胞陣列之程式化與抹除操作 時，敘述於第6圖中的偏壓條件是必要的。 首先，將資料程式化的方法(將陣列程式化的偏壓條件) 說明於下。 選定一個欲程式化的快閃記憶胞。 假如快閃記憶胞（利用小點的線標示者）由被選定的 W/L2、S/L1與B/L1接收訊號，被選定的快閃記憶胞(SFC) 就會被程式化。 根據在第3圖與第6圖中選定的快閃記憶胞利用偏壓 條件，在選定快閃記憶胞的字元線W/L2上施加電壓Vcc， 並在半導體基底1〇1與選定快閃記憶胞的選擇線及位元線 S/L1、B/L1上施加電壓-Vpp，以程式化選定的快閃記憶胞， 7086pif2.doc/008 16 爲第90100344號中文全份說明書無劃線修正本 修正日期:2004.2.23 這稱爲程式化快閃記憶胞的第一步驟。 在上述的結構中，在每一個快閃記憶體下部分會有一 個井區形成，因此在下面的說明敘述中會用”井區”這個字 來取代半導體基底1〇1。 在進行第一步驟的同時，爲了阻止連接到字元線W/L2 但並未被選定的快閃記憶胞被程式化，會在除了 S/L1與 B/L1以外的所有選擇線與位元線上施加一個接地電壓 0V，並在井區上施加一個電壓-Vpp，這個程序稱爲程式化 記憶胞的第二步驟。 在進行第一與第二步驟的同時，爲了避免沒有連接到 字元線W/L2的快閃記憶胞被程式化，會在除了 W/L2以 外的所有字元線上施加一個接地電壓，並在選擇線、 位元線與井區上施加一個電壓-Vpp。 與選定的快閃記憶胞一樣，接受同樣字元線的訊號而 操作的其他快閃記憶體的情況可以利用第一程式化（程式 化抑制1)來加以避免，且那裡可以被定義爲一個第一程式 化抑制區域。 與選定的快閃記憶胞接收不同字元線訊號的快閃記憶 胞的程式化可以被避免（程式化抑制2)，因此將這個區域 定義爲第二程式化抑制區域。 透過在每一個字元線、位元線、選擇線與井區上施加 上述的偏壓條件，就可以進行本發明之快閃記憶胞陣列的 程式化操作。 ' 接著，將資料抹除的方法（將陣列抹除的偏壓條件）說 7086pif2.doc/008 17 爲第9〇100344號中文全份說明書無劃線修正本 修正日期:2004.2.23 明於下。 請參照第3圖與第6圖，抹除的方法不需要選擇性的 抹除選定的記憶胞，而是利用施加電壓-Vpp至複數個字元 線，以及施加一供應電壓Vcc至複數個選擇線、位元線與 井區，就可以進行多個快閃記憶胞的抹除。 讀取操作以及自選定的快閃記憶胞讀取資料的動作， 可以利用施加一供應電壓Vcc至字元線W/L2、施加一接 地電壓0V至選擇線S/L1與井區，以及施加一電壓Vdd 至位元線B/L1來進行。 當上述的這些偏壓條件施加在每一字元線、選擇線、 位元線與井區上時，就可以進行快閃記憶胞陣列的抹除操 作。 接著，請參照第7圖至第11圖，配合圖示，將根據前 述之偏壓條件進行記憶胞的程式化與抹除操作的特性說明 於下。 第7圖顯示利用第6圖之偏壓條件進行程式化與抹除 的操作之特性。 第8圖顯示記憶胞的干擾性質，其中第6圖的抑制程 式化1的偏壓是在程式化期間施加。 第9圖顯示在施加第6圖的偏壓條件下，進行程式化 與抹除操作其臨限電壓的變化。 第10圖顯示一種記憶體的維持特性，說明本發明之快 閃記憶胞可以將儲存的資料維持多久。 第11圖顯示一種臨限電壓的維持特性，依據本發明之 7086pif2.doc/008 18 爲第90100344號中文全份說明書無劃線修正本 修正日期:2004.2.23 快閃記憶胞其程式化與抹除循環的次數，說明記憶胞臨限 電壓的改變模式。 首先，請參照第7圖，說明程式化操作的性質。當3V 的電壓施加在選定的快閃記憶胞的字元線W/L2上，而將-6V、-7V、與-8V的電壓分別施加在選擇線S/L1、位元線 B/L1與井區上時，臨限電壓會隨著程式化時間的終止(lapse) 而增加。 此外，當3V的電壓也施加在字元線上時，施加在選 擇線與位元線S/L1、B/L1以及井區上的電壓的增加會縮 短程式化的時間。 接著，說明抹除操作，依序將-4V、-5V、-6V的電壓 施加在所有快閃記憶胞的字元線上，假如每一快閃記憶胞 的所有選擇線S/L、位元線B/L與井區均被施以3V的電 壓，無論何時將這三個電壓依序施加在字元線上，其臨限 電壓會隨著操作時間的終止而降低。 當將3V的電壓同時施加在選擇線S/L1、位元線B/L1 與井區時，在字元線上施加一個增加的電壓會縮短抹除的 時間。 接著，請參照第8圖，說明在對選定的快閃記憶胞進 行程式化操作期間（就是le+Ι)，在第一程式化抑制區域上 的快閃記憶胞之程式化狀態。 首先，當在選定的快閃記憶胞上進行程式化操作時， 假如在第一程式化抑制區域中的快閃記憶胞的字元線上施 加3V的電壓，而在選擇線與位元線上施加〇V的電壓， 7086pif2.doc/008 19 爲第90100344號中文全份說明書無劃線修正本 修正日期:2004.2.23 在井區上施加-7V的電壓，那麼第一程式化抑制區域中的 快閃記憶胞的臨限電壓將不會超過0.05V，即使直到完成 選定快閃記憶胞的程式化操作以完成的時間（le+Ι)爲止。 在施加3V與-7V的電壓到第一程式化抑制區域中的快 閃記憶體之字元線與并區，並施加-IV電壓到選擇線與位 元線的情況中，第一程式化抑制區域上的快閃記憶體的臨 限電壓最多只會增加到0.15V。 如上所述，當對選定的快閃記憶胞進行程式化操作時， 第一程式化抑制區域上的程式化操作並不會被進行。 接著，請參照第9圖，說明在本發明的快閃記億胞陣 列上重複進行程式化操作與抹除操作時，快閃記憶胞的臨 限電壓在程式化與抹除操作期間的變化。 如第9圖所示，當進行程式化操作，將3V的電壓施 加在字元線(其電流爲500μδ)，並將-8V的電壓施加在選擇 線、位元線與井區上的步驟重複約40次，快閃記憶胞的 臨限電壓Vt的變化在5.38±0.04V的範圍內，且顯然構成 一個Delta方程式。 當進行抹除作時，將-6V的電壓施加在字元線（其電流 爲Is)，並將3V的電壓施加在選擇線、位元線與井區上的 操作重複約30次，快閃記憶胞的臨限電壓Vt之變化在 1.67±0.03V的範圍內，顯然構成一個Delta方程式。 由上述的實驗結果可以知道，具有MONOS/SONOS結 構的快閃記憶胞在重複進行程式化與抹除操作下，其臨限 電壓幾乎維持在定値。 7086pif2.doc/008 20 爲第90100344號中文全份說明書無劃線修正本 修正日期:2004.2.23 接著’請參照第1〇圖，說明本發明之快閃記億胞陣列 具有記憶資料維持的特性，每一個快閃記憶胞係由一個單 一電晶體構成，其記憶胞單元具有MONOS/SONOS結構。 請參照第10圖，虛線區域表示臨限電壓(讀取）的一個 漸進的量(Δν^0·8)，在此情況中，程式化與抹除操作的快 閃記憶胞之臨限電壓會隨著次數的演變而減少，而在20 年（1Ε+09秒)後降到漸進的量的所在區域。 因此，具有MONOS/SONOS結構的快閃記憶胞具有非 常好的記憶特性。 請參照第11圖，接著說明構成快閃記憶胞陣列之快閃 記憶胞的耐久性。 如第11圖所示，利用一次程式化操作與一次抹除操作 的次數來定義程式化與抹除(Ρ/Ε)的循環，在此情況中，在 程式化操作的期間，會施加3V的電壓到字元線(其電流爲 500μ8)，並施加-7V的電壓到選擇線、位元線與井區；在 抹除操作期間，會施加-6V的電壓到字元線(其電流爲Is)， 並施加3V的電壓到選擇線、位元線與井區，接著雖然增 加程式化與抹除操作的次數’程式化操作的臨限電壓仍會 維持在4〜4 _ 4 V ’而在抹除ί栄作時的臨限電壓仍會維持在 2V 〇 此外，將程式化操作的臨限電壓減去抹除操作的臨限 電壓所得的結果値Δνί=νΡ-νΕ，其値會維持在範圍 2V〜2.4V之間。 因此，即使程式化與抹除循環的次數增加，本發明之 7086pif2.doc/008 21 爲第90100344號中文全份說明書無劃線修正本 修正日期:2004.2.23 快閃記憶胞仍會有一樣的臨限電壓，與程式化操作及抹除 操作的次數無關，而因此具有絕佳的耐久性。 由是，上述的本發明之快閃記憶胞陣列及其程式化與 抹除的方法具有下列優點。 弟一，因爲單一個記憶胞單兀是由單一個電晶體組成， 可以輕易的降低其尺寸，且可以改善晶片的積集度。 第二，因爲單一記憶胞是由單一電晶體組成，晶片程 式化與抹除的方法可以用簡單的方式進行。 第三，因爲記憶胞結構簡單，且可以將CMOS的製程 應用來製作記憶胞，故適合用於大量生產，可以用來生產 一種單獨的產品，也可以用來製作一種嵌入產品。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 7086pif2.doc/008 22
Claims (1)
- 爲第90100344號中文全份說明書無劃線修正本修正日期:2004.2.23 拾、申請專利範圍： 1. 一種快閃記憶胞陣列，包括： 複數個快閃記憶胞，排列成一陣列形式，每一該些記 憶胞具有MONOS/SONOS結構，其中該些快閃記憶胞每 個包括： 三層結構之絕緣層堆疊於一半導體基底 上，依序包括一低氮濃度的氧氮化層、一高氮濃 度的氧氮化層及一低氮濃度的氧氮化層； 一閘極電極，形成於該絕緣層上及 一摻雜擴散區，形成於閘極電極每一側之 該半導體基底中； 複數個字元線，沿一方向排列，因此排列在相同一排 之該些記憶胞之閘極會連接在一起； 複數個選擇線，沿著與該些字元線垂直之一方向排列， 因此排列在相同一行之該些記憶胞之源極會連接在一起； 以及 複數個位元線，沿著與該些選擇線平行之一方向 排列，因此在同一行之該些記憶胞之汲極會連接在一起。 2. 如申請專利範圍第1項所述之快閃記憶胞陣列，其 中該摻雜擴散區包括一 LDD結構。 3. 如申請專利範圍第1項所述之快閃記憶胞陣列，其 中每一該閘極與該絕緣層之側壁進一步形成有側壁間隙 壁。 4. 如申請專利範圍第1項所述之快閃記憶胞陣列，其 7086pif2.doc/008 23 爲第90100344號中文全份說明書無劃線修正本 修正日期:2004.2.23 中該些記憶胞之該陣列係NOR形式排列。 5·如申請專利範圍第1項所述之快閃記憶胞陣列，其 中該快閃記憶胞係爲一快閃EEPROM。 6. —種使用快閃記憶胞陣列進行資料程式化的方法， 其中該陣列具有複數個字元線，選擇線與位元線，分別連 接形成一陣列形式的該些快閃記憶胞之閘極、源極與汲 極，且該些快閃記憶胞之下部份分別具有井區，該資料程 式化的方法包括： 於該些快閃記憶體中選定一記憶胞之第一步驟； 施加一供應電壓Vcc至一字元線，一電壓-Vpp至該選 擇線與其他字元線，以及該些井區的第二步驟，該字元線 連接到該選定的記憶胞之閘極，該選擇線與該些其他字元 線係連接到該選定的記憶胞之源極與汲極，該些井區係位 於該選定的記憶胞之下部份； 施加一接地電壓到選擇線與位元線，並將一電壓_VPP 連接到井區的第三步驟，此第三步驟與第二步驟同時進 行，包括該選擇線與位元線的記憶胞係與該選定的記憶胞 連接到相同的字元線上；以及 施加一接地電壓到字元線上，以及施加一電壓-VPP至 選擇線與位元線與井區之第四步驟，此步驟與第一、星二 步驟同時進行，具有該字元線之該記憶胞與該選定的記憶 胞並不會連接在同一字元線上。 7. 一種使用快閃記憶胞陣列進彳了資料抹除的方法’其 中該陣列具有複數個字元線、選擇線與位元線’分別連接 7086pif2.doc/008 24 582035 修正日期:2004.2.23 爲第90100344號中文全份說明書無劃線修正本 形成一矩陣形成的該些快閃記憶胞之閘極、源極與汲極， 且該些快閃記憶胞之下部份分別具有井區，該資料抹除方 法包括： 一第一步驟，用以供應一電壓-Vpp至該些記憶胞之該 些字元線上；以及 一第二步驟，與該第一步驟同時間進行，用以供應一 電壓Vcc至該些記憶胞之選擇線、位元線及井區。 25 7086pi0.doc/008
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