KR100843244B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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KR100843244B1
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Abstract

활성 영역의 가장자리 부분에서 전계 집중을 방지하여 높은 신뢰성을 갖는 반도체 소자 및 그 제조 방법이 제공된다. 활성 영역을 한정하도록 반도체 기판에 소자분리막을 형성한다. 상기 활성 영역의 가장자리 부분들이 노출되도록 상기 소자분리막을 1차 리세스시킨다. 상기 활성 영역의 가장자리 부분들을 1차 라운딩시킨다. 상기 소자분리막을 2차 리세스시킨다. 그리고, 상기 활성 영역의 가장자리 부분들을 2차 라운딩시킨다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of fabricating the same}
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 단면도이고;
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이고;
도 7은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도이고;
도 8은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도이고;
도 9는 비교예에 따른 반도체 소자의 단면을 보여주는 투과전자현미경 사진이고;
도 10은 본 발명의 실험예에 따른 반도체 소자의 단면을 보여주는 투과전자현미경 사진이고;
도 11은 비교예에 따른 반도체 소자의 문턱전압 분포를 보여주는 그래프이고; 그리고
도 12는 본 발명의 실험예에 따른 반도체 소자의 문턱전압 분포를 보여주는 그래프이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라서, 채널이 형성되는 활성 영역(active region)의 면적이 감소되고 있다. 이에 따라, 반도체 소자의 누설 전류(leakage current)가 증가하고, 동작 성능이 떨어질 수 있다. 예를 들어, 채널 길이가 감소함에 따라서 단채널 효과(short channel effect)가 발생할 수 있고, 채널 폭이 감소함에 따라 동작 전류가 감소할 수 있다.
이에 따라, 반도체 소자의 집적도를 높이면서도 채널 면적을 넓힐 필요가 있다. 예를 들어, 활성 영역을 소자분리막보다 돌출시킴으로써, 활성 영역의 표면적을 높일 수 있다. 이에 따라, 활성 영역의 상면뿐만 아니라 측벽들을 채널로 이용할 수 있어, 반도체 소자의 동작 성능이 높아질 수 있다.
하지만, 활성 영역의 측벽들이 채널로 이용됨에 따라서, 활성 영역의 가장자리 부분에서 전계(electric filed)가 집중되는 문제가 발생할 수 있다. 특히, 활성 영역의 가장자리 부분의 곡률 반경이 작을수록 전계 집중이 심해진다. 따라서, 활성 영역의 가장자리 부분의 프로파일에 따라서 반도체 소자의 문턱전압(threshold voltage)이 달라질 수 있다. 그 결과, 하나의 웨이퍼 또는 하나의 배치로 제조되는 반도체 소자들 사이에 문턱 전압의 산포가 커질 수 있다. 따라서, 반도체 소자들의 신뢰성이 크게 나빠질 수 있다.
나아가, 활성 영역의 가장자리 부분의 프로파일은 비휘발성 메모리 소자의 프로그램 특성에 영향을 미칠 수 있다. 특히, 활성 영역의 가장자리 부분에서 전계가 집중됨에 따라서, 이 부분에서 전자 또는 홀의 터널링이 집중될 수 있다. 이에 따라서, 활성 영역의 가장자리 부분 상에 배치된 터널링 절연층이 심하게 열화되어, 비휘발성 메모리 소자의 내구성 및 고온 신뢰성이 크게 나빠질 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 활성 영역의 가장자리 부분에서 전계 집중을 방지하여 높은 신뢰성을 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 활성 영역의 가장자리 부분에서 전계 집중을 방지하여 신뢰성을 높일 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 소자가 제공된다. 소자분리막은 반도체 기판의 표면으로부터 리세스되게 배치된다. 활성 영역은 상기 소자분리막에 의해서 상기 반도체 기판에 한정되고, 상기 소자분리막으로부터 상향 돌출된다. 그리고, 상기 활성 영역의 가장자리 부분들의 곡률 반경은 상기 활성 영역의 상단 폭의 1/3 내지 1/2 범위일 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 소자의 제조 방법이 제공된다. 활성 영역을 한정하도록 반도체 기판에 소자분리막 을 형성한다. 상기 활성 영역의 가장자리 부분들이 노출되도록 상기 소자분리막을 복수회 리세스시킨다. 그리고, 상기 활성 영역의 가장자리 부분들을 복수회 라운딩시킬 수 있다.
상기 본 발명에 따른 반도체 소자의 제조 방법의 일 예에 따르면, 상기 복수회 라운딩시키는 단계들은 상기 복수회 리세스시키는 단계들의 사이에 각각 진행할 수 있다.
상기 본 발명에 따른 반도체 소자의 제조 방법의 다른 예에 따르면, 상기 복수회 라운딩시키는 단계들 가운데 1회 이상의 라운딩시키는 단계는 상기 활성 영역의 가장자리 부분들을 식각하는 것을 포함할 수 있다.
상기 본 발명에 따른 반도체 소자의 제조 방법의 또 다른 예에 따르면, 상기 복수회 라운딩시키는 단계들 가운데 1회 이상의 라운딩시키는 단계는, 상기 활성 영역의 가장자리 부분들을 산화시키는 것을 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 반도체 소자의 제조 방법이 제공된다. 활성 영역을 한정하도록 반도체 기판에 소자분리막을 형성한다. 상기 활성 영역의 가장자리 부분들이 노출되도록 상기 소자분리막을 1차 리세스시킨다. 상기 활성 영역의 가장자리 부분들을 1차 라운딩시킨다. 상기 소자분리막을 2차 리세스시킨다. 그리고, 상기 활성 영역의 가장자리 부분들을 2차 라운딩시킨다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 메모리 소자 및/또는 로직 소자를 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 단면도이다.
도 1을 참조하면, 활성 영역(115)은 소자분리막(110)에 의해서 반도체 기판(105)에 한정될 수 있다. 예를 들어, 반도체 기판(105)은 실리콘(Si), 게르마늄(Ge) 또는 실리콘게르마늄(SiGe)을 포함할 수 있다. 활성 영역(115)은 활성 소자, 예컨대 트랜지스터, 또는 커패시터를 형성하기 위해서 이용될 수 있다. 소자분리막(110)은 이러한 활성 소자를 전기적으로 분리하기 위해서 이용될 수 있다. 소자분리막(110)은 적절한 절연층, 예컨대 산화막 또는 질화막을 포함할 수 있다.
예를 들어, 소자분리막(110)은 얕은 트렌치 분리막(shallow trench isolation; STI) 구조로 제공될 수 있다. 소자분리막(110)은 반도체 기판(105) 내부로 신장된 트렌치(107)를 매립하는 형태로 형성될 수 있다. 나아가, 소자분리막(110)은 반도체 기판(105)의 표면으로부터 소정 깊이만큼 리세스될 수 있다. 이에 따라, 활성 영역(115)의 가장자리 부분(E)이 소자분리막(110)으로부터 노출될 수 있다. 소자분리막(110)은 활성 영역(115)의 측벽(120)의 일부분(120b')을 노출하도록 리세스된 것이 바람직하다.
소자분리막(110)으로부터 노출된 활성 영역(115)의 표면은 전하의 도전 통로인 채널로 이용될 수 있다. 이 경우, 게이트 전극(미도시)은 활성 영역(115)의 표면을 덮을 수 있다. 이와 같이, 소자분리막(110)으로부터 돌출된 형태의 활성 영역(115)은 통상적인 평면-타입(planar type)과 구별될 수 있고, 핀-타입(fin type)으로 불릴 수도 있다. 따라서, 이 실시예의 활성 영역(115)의 구조는 통상적인 평면형 구조에 비해서 높은 동작 전류를 제공할 수 있다. 따라서 반도체 소자의 동작 성능이 향상될 수 있다.
활성 영역(115)의 가장자리 부분(E)은 둥근 모양(rounded shape)을 가질 수 있다. 이러한 둥근 모양은 게이트 전극으로부터의 전계가 활성 영역(115) 가장자리 부분(E)에서 집중되는 것을 완화시킬 수 있다. 이에 따라, 가장자리 부분(E)에서 전계 불균일로 인한 문턱전압의 불균일성이 완화될 수 있다. 따라서 반도체 소자의 신뢰성이 향상될 수 있다.
예를 들어, 가장자리 부분(E)의 곡률 반경(R)은 활성 영역(115)의 상단 폭(W)의 1/3 내지 1/2 범위일 수 있다. 곡률 반경(R)이 폭(W)의 1/3 보다 작은 경우에는 전계 집중 완화가 크지 않아, 문턱전압의 불균일을 야기할 수 있다. 또한, 곡률 반경(R)이 폭(W)의 1/2인 경우에는 활성 영역(115)의 상단이 일정한 곡률 반경으로 둥근 모양을 갖게 되어, 전계 집중을 크게 완화할 수 있다. 반면, 곡률 반경(R)이 폭(W)의 1/2보다 큰 경우에는 활성 영역(115)의 상단에 뾰족한 부분이 생겨 전계 집중을 야기할 수 있다.
본 발명에 따른 반도체 소자는 비휘발성 메모리 소자로 이용된 경우, 다음과 같은 장점을 더 가질 수 있다. 나아가, 가장자리 부분(E)에서 전계 집중의 완화는 비휘발성 메모리 소자의 터널링 절연층(미도시)의 신뢰성 개선에 기여할 수 있다. 국부적인 전계 집중은 활성 영역(115) 상의 터널링 절연층의 국부적인 부분에서 전하의 터널링을 유발할 수 있기 때문이다. 나아가, 활성 영역(115)의 표면적이 넓어짐에 따라, 그 위에 형성되는 전하 저장층의 면적이 넓어질 수 있다. 이에 따라, 전하 저장층에 저장될 수 있는 전하가 늘어나, 국부적인 전하 트랩을 이용한 멀티-비트 동작의 신뢰성이 높아질 수 있다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이다.
도 2를 참조하면, 반도체 기판(105)에 소자분리막(110)을 형성하여 활성 영역(115)을 한정할 수 있다. 예를 들어, 반도체 기판(105)에 트렌치(미도시)를 형성하고, 트렌치 내부를 절연층으로 매립한다. 예를 들어, 이 절연층은 산화막 또는 질화막을 포함할 수 있다. 이어서 절연층을 에치백(etch back) 또는 화학기계적평탄화(CMP)법을 이용하여 평탄화할 수 있다. 평탄화는 활성 영역(115) 상의 보호막(미도시)을 정지점으로 진행할 수 있고, 따라서 이 단계에서 소자분리막(110)은 활성 영역(115)의 측벽(120)을 둘러싸고 반도체 기판(105)의 표면 위로 소정 높이만큼 돌출될 수 있다.
도 3을 참조하면, 소자분리막(110)을 1차 리세스시켜, 활성 영역(115)의 가장자리 부분(E)을 소자분리막(110)으로부터 노출시킨다. 예를 들어, 소자분리 막(110)은 측벽(120)의 제 1 부분(120a)을 노출하도록 1차 리세스될 수 있다. 제 1 부분(120a)의 높이는 라운딩 단계의 수 및 라운딩 효율에 따라서 적절하게 조절될 수 있다.
예를 들어, 소자분리막(110)의 1차 리세스는 습식 식각(wet etch) 또는 건식 식각(dry etch)을 이용할 수 있다. 소자분리막(110)이 산화막으로 구성된 경우, 습식 식각은 HF 용액을 이용할 수 있다.
도 4를 참조하면, 활성 영역(115)의 가장자리 부분들(E)을 1차 라운딩시킬 수 있다. 예를 들어, 1차 라운딩은 활성 영역(115)을 소정 양만큼 식각하여 달성할 수 있다. 이 경우, 표면적이 넓은 활성 영역(115)의 가장자리 부분들(E)의 식각 속도가 다른 부분보다 빠르기 때문에, 가장자리 부분들(E)이 라운딩될 수 있다. 제 1 부분(120a')의 폭은 1차 라운딩전보다 약간 감소할 수 있다.
예를 들어, 활성 영역(115)의 식각은 등방성 식각 및/또는 이방성 식각을 이용할 수 있다. 등방성 식각은 습식 식각(wet etch) 또는 화학적 건식 식각(chemical dry etch; CDE)을 포함할 수 있다. 예를 들어, 습식 식각은 NH4OH, H2O2, 및 H2O의 혼합액(SC1)을 이용할 수 있다. 이방성 식각은 플라즈마 건식 식각을 포함할 수 있다. 일반적으로 등방성 식각이 이방성 식각에 비해서 라운딩 면에서 유리할 수 있다. 하지만, 활성 영역(115)의 모양 및 플라즈마 내 라디칼(radical)의 농도에 따라서, 이방성 식각을 이용해서 라운딩을 달성할 수도 있다.
도 5를 참조하면, 소자분리막(110)을 2차 리세스시킨다. 예를 들어, 소자분리막(110)은 활성 영역(115)의 측벽(120)의 제 2 부분(120b)을 노출하도록 2차 리세스될 수 있다. 따라서, 제 2 부분(120b)의 높이는 제 1 부분(120a)의 높이 보다 클 수 있다. 예를 들어, 소자분리막(110)의 2차 리세스는 습식 식각 또는 건식 식각을 이용할 수 있다.
도 6을 참조하면, 활성 영역(115)의 가장자리 부분들(E)을 2차 라운딩시킬 수 있다. 예를 들어, 활성 영역(115)의 2차 라운딩은 활성 영역(115)을 소정 양만큼 식각함으로써 달성할 수 있다. 이 경우, 표면적이 넓은 활성 영역(115)의 가장자리 부분들(E)의 식각 속도가 다른 부분보다 빠르기 때문에, 가장자리 부분들(E)이 2차 라운딩될 수 있다. 제 2 부분(120b')의 폭은 2차 라운딩 전보다 약간 감소할 수 있다. 예를 들어, 활성 영역들(115)의 식각은 1차 라운딩 단계에서 설명한 바와 같이, 등방성 식각 및/또는 이방성 식각을 이용할 수 있다.
2단계 라운딩 단계에서, 소자분리막(110)이 점차로 리세스되기 때문에, 활성 영역(115)의 측벽(120)은 제 1 부분(120a)에서 제 2 부분(120b)으로 단계적으로 노출될 수 있다. 따라서, 1차 리세스 단계에서 노출된 제 1 부분(120a)은 1차 라운딩 및 2차 라운딩 단계에서 2회 식각되지만, 2차 리세스 단계에서 새로이 노출된 부분은 2차 라운딩 단계에서 1회 식각될 수 있다. 그 결과, 활성 영역(115)의 폭은 소자분리막(110) 방향으로 내려갈수록 클 수 있다. 따라서, 라운딩 단계에서, 활성 영역(115)의 폭이 감소하여 그 표면적이 감소하는 것을 막아줄 수 있다.
하지만, 2단계 라운딩에 의해서 가장자리 부분들(E)은 충분하게 라운딩될 수 있다. 예를 들어, 가장자리 부분(E)의 곡률 반경은 활성 영역(115)의 상단 폭의 1/3 내지 1/2 범위가 되도록 제어될 수 있다. 따라서, 2단계 리세스 및 2단계 라운딩 방법을 이용하면, 활성 영역(115)의 가장자리 부분들(E)의 라운딩을 충분하게 하면서, 활성 영역(115)의 폭 및 표면적의 감소를 막을 수 있다.
이어서, 해당 기술분야에서 통상의 지식을 가진 자에게 알려진 방법에 따라서, 반도체 소자가 완성될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도이다. 이 실시예의 반도체 소자의 제조 방법은 전술한 도 2 내지 도 6의 반도체 소자의 제조 방법에서 1차 라운딩 단계를 변형한 것이고, 예를 들어 도 7은 도 4의 1차 라운딩 단계의 변형으로 이해할 수 있다. 따라서, 두 실시예들에서 중복된 설명은 생략된다.
도 7을 참조하면, 1차 라운딩 단계에서, 소자분리막(110)으로부터 노출된 활성 영역(115)의 표면을 산화시켜 희생층(123)을 형성할 수 있다. 이에 따라, 측벽(120)의 제 1 부분(120a'')의 폭이 1차 라운딩전보다 감소할 수 있다. 이 경우, 희생층(123)은 산소의 공급량이 많은 활성 영역(115)의 가장자리 부분들(E)에서 두껍게 형성될 수 있다. 따라서, 활성 영역(115)의 가장자리 부분들(E)이 라운딩될 수 있다. 희생층(123)은 이어서 제거될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도이다. 이 실시예의 반도체 소자의 제조 방법은 전술한 도 2 내지 도 6의 반도체 소자의 제조 방법에서 2차 라운딩 단계를 변형한 것이고, 예를 들어 도 8은 도 6의 2차 라운딩 단계의 변형으로 이해할 수 있다. 따라서, 두 실시예들에서 중복된 설명은 생략된다.
도 8을 참조하면, 2차 라운딩 단계에서, 소자분리막(110)으로부터 노출된 활성 영역(115)의 표면을 산화시켜 희생층(133)을 형성할 수 있다. 이에 따라, 측벽(120)의 제 2 부분(120b'')의 폭은 2차 라운딩전보다 감소할 수 있다. 이 경우, 희생층(133)은 산소의 공급량이 많은 활성 영역(115)의 가장자리 부분들(E)에서 두껍게 형성될 수 있다. 따라서, 활성 영역(115)의 가장자리 부분들(E)이 2차 라운딩될 수 있다. 희생층(133)은 이어서 제거될 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법에 따르면, 도 2내지 도 6의 제조 방법에서, 도 4의 1차 라운딩 단계 및 도 6의 2차 라운딩 단계가 도 7 및 도 8로 각각 변형될 수도 있다.
전술한 본 발명의 실시예들에서, 리세스 단계 및 라운딩 단계는 2단계로 진행되었다. 하지만, 본 발명의 범위는 이러한 회수에 제한되지 않는다. 따라서, 복수의 리세스 단계 및 복수의 라운딩 단계가 번갈아 진행될 수도 있다. 복수의 리세스 단계는 전술한 1차 리세스 단계 및 2차 리세스 단계를 참조할 수 있다. 복수의 라운딩 단계는 전술한 1차 라운딩 단계 및 2차 라운딩 단계를 포함할 수 있다. 다만, 리세스 단계 및 라운딩 단계의 수는 비용 증가를 고려하여 적절하게 제한될 수 있다.
도 9는 비교예에 따른 반도체 소자의 단면을 보여주는 투과전자현미경 사진 이고, 도 10은 본 발명의 실험예에 따른 반도체 소자의 단면을 보여주는 투과전자현미경 사진이다. 실험예에는 2단계 라운딩을 거친 후의 반도체 소자를 보여주고, 비교예는 1단계 라운딩만을 거친 후의 반도체 소자를 보여준다. 비교예 및 실시예에서, 반도체 소자는 낸드-타입 비휘발성 메모리 소자로 제조되었다.
도 9를 참조하면, 비교예에서 활성 영역(115a)의 가장자리 부분들(E1)은 충분히 라운딩되지 않은 것을 알 수 있다. 하지만, 도 10을 참조하면, 실험예에서 활성 영역(115b)의 가장자리 부분들(E2)은 충분히 라운딩된 것을 알 수 있다. 따라서, 가장자리 부분들(E2)의 곡률 반경은 가장자리 부분들(E1)의 곡률 반경보다 훨씬 큰 것을 알 수 있다.
도 11은 비교예에 따른 반도체 소자의 문턱전압 분포를 보여주는 그래프이고, 도 12는 본 발명의 실험예에 따른 반도체 소자의 문턱전압 분포를 보여주는 그래프이다. 문턱전압의 분포는 낸드 구조에서 양쪽 가장자리 메모리 트랜지스터들을 제외하고, 나머지 메모리 트랜지스터들에서 측정되었다.
도 11을 참조하면, 비교예의 경우, 문턱전압의 분포는 약 3.1 V이다. 도 12를 참조하면, 실험예의 경우, 문턱전압의 분포는 약 2.5V이다. 따라서, 비교예의 경우에 비해서 실험예의 경우에, 문턱전압의 분포가 크게 감소된 것을 알 수 있다. 이와 같이, 실험예에서 문턱전압의 분포가 개선된 이유는 라운딩 효과가 커서 전계 분포가 일정해지기 때문이다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 반도체 소자에 의하면, 활성 영역의 표면적을 넓혀서 반도체 소작의 동작 성능을 높일 수 있다. 나아가, 활성 영역의 가장자리 부분에서 전계 집중을 완화시켜 반도체 소자의 신뢰성을 높일 수 있다.
본 발명에 따른 반도체 소자는 비휘발성 메모리 소자로 이용될 수 있고, 이 경우 터널링 절연층의 내구성 및 고온 신뢰성을 향상시킬 수 있다.
본 발명에 따른 반도체 소자의 제조 방법에 의하면, 리세스 및 라운딩 단계를 반복함으로써, 활성 영역의 면적을 효과적으로 늘릴 수 있고 라운딩 효율을 높일 수 있다.

Claims (19)

  1. 삭제
  2. 활성 영역을 한정하도록 반도체 기판에 소자분리막을 형성하는 단계;
    상기 활성 영역의 가장자리 부분들이 노출되도록 상기 소자분리막을 복수회 리세스시키는 단계들; 및
    상기 활성 영역의 가장자리 부분들을 복수회 라운딩시키는 단계들을 포함하고,
    상기 복수회 라운딩시키는 단계들은 상기 복수회 리세스 시키는 단계들의 사이에 각각 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서, 상기 복수회 리세스시키는 단계들은 습식 식각 또는 건식 식각을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서, 상기 복수회 라운딩시키는 단계들 가운데 1회 이상의 라운딩시키는 단계는 상기 활성 영역의 가장자리 부분들을 식각하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서, 상기 활성 영역의 가장자리 부분들의 식각은 등방성 식각 또는 이방성 식각을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서, 상기 등방성 식각은 습식 식각 또는 화학적 건식 식각(chemical dry etch)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 5 항에 있어서, 상기 이방성 식각은 플라즈마 건식 식각을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 2 항에 있어서, 상기 복수회 라운딩시키는 단계들 가운데 1회 이상의 라운딩시키는 단계는, 상기 활성 영역의 가장자리 부분들을 산화시키는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서, 상기 복수회 라운딩시키는 단계들 가운데 1회 이상의 라운딩시키는 단계는, 상기 산화된 부분을 제거하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 2 항에 있어서, 상기 복수회 라운딩시키는 단계들의 일부 단계들은 상기 활성 영역의 가장자리 부분들을 식각하는 것을 포함하고, 상기 복수회 라운딩시키는 단계들의 다른 일부 단계들은 상기 활성 영역의 가장자리 부분들을 산화시키는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 활성 영역을 한정하도록 반도체 기판에 소자분리막을 형성하는 단계;
    상기 활성 영역의 가장자리 부분들이 노출되도록 상기 소자분리막을 복수회 리세스시키는 단계들; 및
    상기 활성 영역의 가장자리 부분들을 복수회 라운딩시키는 단계들을 포함하고,
    상기 복수회 라운딩시키는 단계들은 상기 활성 영역의 가장자리 부분들의 곡률 반경이 상기 활성 영역의 상단 폭의 1/3 내지 1/2 범위가 될 때가지 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 활성 영역을 한정하도록 반도체 기판에 소자분리막을 형성하는 단계;
    상기 활성 영역의 가장자리 부분들이 노출되도록 상기 소자분리막을 1차 리세스시키는 단계;
    상기 활성 영역의 가장자리 부분들을 1차 라운딩시키는 단계;
    상기 소자분리막을 2차 리세스시키는 단계; 및
    상기 활성 영역의 가장자리 부분들을 2차 라운딩시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서, 상기 1차 리세스시키는 단계 및 상기 2 차 리세스시키는 단계는 습식 식각 또는 건식 식각을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 12 항에 있어서, 상기 1차 라운딩시키는 단계 및 상기 2차 라운딩시키는 단계는, 상기 활성 영역의 가장자리 부분들을 식각하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 12 항에 있어서, 상기 1차 라운딩시키는 단계 및 상기 2차 라운딩시키는 단계는, 상기 활성 영역의 가장자리 부분들을 산화시키는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 12 항에 있어서, 상기 1차 라운딩시키는 단계는, 상기 활성 영역의 가장자리 부분들을 식각하는 것을 포함하고,
    상기 2차 라운딩시키는 단계는, 상기 활성 영역의 가장자리 부분들을 산화시키는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 반도체 기판의 표면으로부터 리세스된 소자분리막; 및
    상기 소자분리막에 의해서 상기 반도체 기판에 한정되고, 상기 소자분리막으로부터 상향 돌출된 활성 영역을 포함하고,
    상기 활성 영역의 가장자리 부분들의 곡률 반경은 상기 활성 영역의 상단 폭의 1/3 내지 1/2 범위인 것을 특징으로 하는 반도체 소자.
  18. 제 17 항에 있어서, 상기 활성 영역의 가장자리 부분들의 곡률 반경은 상기 활성 영역의 상단 폭의 1/2인 것을 특징으로 하는 반도체 소자.
  19. 제 17 항에 있어서, 상기 활성 영역의 폭은 상단으로부터 소자분리막으로 갈 수록 커지는 것을 특징으로 하는 반도체 소자.
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