JP3067268B2 - 不揮発性半導体装置の製造方法 - Google Patents
不揮発性半導体装置の製造方法Info
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体装置の
製造方法に関し、特にトレンチ型メモリセル構造を有す
るＥＰＲＯＭに代表される不揮発性半導体装置の製造方
法に関する。
製造方法に関し、特にトレンチ型メモリセル構造を有す
るＥＰＲＯＭに代表される不揮発性半導体装置の製造方
法に関する。
【０００２】
【従来の技術】不揮発性半導体装置の一種として、フロ
ーティングゲート（浮遊ゲート）とコントロールゲート
（制御ゲート）を有する消去可能なＰＲＯＭ、即ちＥＰ
ＲＯＭが知られている。このＥＰＲＯＭにおいて、ユニ
ットセルサイズの縮小化を図るために、フローティング
ゲートを素子分離のためのトレンチ（溝）とセルフアラ
イン（自己整合）で形成したトレンチ型メモリセル構造
のものが報告されている（NIKKEI MICRODEVICES 1990年
1月号 P104)。
ーティングゲート（浮遊ゲート）とコントロールゲート
（制御ゲート）を有する消去可能なＰＲＯＭ、即ちＥＰ
ＲＯＭが知られている。このＥＰＲＯＭにおいて、ユニ
ットセルサイズの縮小化を図るために、フローティング
ゲートを素子分離のためのトレンチ（溝）とセルフアラ
イン（自己整合）で形成したトレンチ型メモリセル構造
のものが報告されている（NIKKEI MICRODEVICES 1990年
1月号 P104)。
【０００３】
【発明が解決しようとする課題】ところで、ＥＰＲＯＭ
では、書込み速度の高速化を図るために、フローティン
グゲートと基板間に加わる電界を大きくする必要があ
る。このフローティングゲートと基板間の電圧は、コン
トロールゲートに電圧を印加した場合、コントロールゲ
ート〜フローティングゲート間とフローティングゲート
〜基板間の容量結合比によって決まる。すなわち、コン
トロールゲート〜フローティングゲート間の結合容量を
大きくする程、フローティングゲート〜基板間の電界が
大きくなり、高速書込みが可能となるのである。
では、書込み速度の高速化を図るために、フローティン
グゲートと基板間に加わる電界を大きくする必要があ
る。このフローティングゲートと基板間の電圧は、コン
トロールゲートに電圧を印加した場合、コントロールゲ
ート〜フローティングゲート間とフローティングゲート
〜基板間の容量結合比によって決まる。すなわち、コン
トロールゲート〜フローティングゲート間の結合容量を
大きくする程、フローティングゲート〜基板間の電界が
大きくなり、高速書込みが可能となるのである。
【０００４】ＥＰＲＯＭのうち、図４に示すように、半
導体基板１の表面のゲート絶縁膜２の外側に膜厚の厚い
酸化膜による素子分離領域３を形成したＬＯＣＯＳ構造
によって素子分離をなす構成のものでは、素子分離領域
３上までフローティングゲート４を延在させることで、
コントロールゲート５とフローティングゲート４間の結
合容量を増加させ、書込み速度の高速化を図っている。
しかしながら、ＬＯＣＯＳ構造によって素子分離したＥ
ＰＲＯＭにあっては、コントロールゲート５とフローテ
ィングゲート４間の結合容量の増加は望めるものの、ユ
ニットセルサイズの縮小化を図る上で不利である。
導体基板１の表面のゲート絶縁膜２の外側に膜厚の厚い
酸化膜による素子分離領域３を形成したＬＯＣＯＳ構造
によって素子分離をなす構成のものでは、素子分離領域
３上までフローティングゲート４を延在させることで、
コントロールゲート５とフローティングゲート４間の結
合容量を増加させ、書込み速度の高速化を図っている。
しかしながら、ＬＯＣＯＳ構造によって素子分離したＥ
ＰＲＯＭにあっては、コントロールゲート５とフローテ
ィングゲート４間の結合容量の増加は望めるものの、ユ
ニットセルサイズの縮小化を図る上で不利である。
【０００５】一方、図５に示すように、フローティング
ゲート４を素子分離のためのトレンチ６とセルフアライ
ンで形成し、このトレンチ６に絶縁物７を埋め込んで素
子分離をなす構成のものでは、ユニットセルサイズの縮
小化は望めるものの、フローティングゲート４のコント
ロールゲート５との対向面積が減少することから、コン
トロールゲート５とフローティングゲート４間の結合容
量が小さくなってしまう欠点があった。
ゲート４を素子分離のためのトレンチ６とセルフアライ
ンで形成し、このトレンチ６に絶縁物７を埋め込んで素
子分離をなす構成のものでは、ユニットセルサイズの縮
小化は望めるものの、フローティングゲート４のコント
ロールゲート５との対向面積が減少することから、コン
トロールゲート５とフローティングゲート４間の結合容
量が小さくなってしまう欠点があった。
【０００６】そこで、本発明は、ユニットセルサイズの
縮小化が可能なトレンチ型メモリセル構造において、コ
ントロールゲートとフローティングゲート間の結合容量
の増加を図り、書込み速度の高速化を可能とした不揮発
性半導体装置の製造方法を提供することを目的とする。
縮小化が可能なトレンチ型メモリセル構造において、コ
ントロールゲートとフローティングゲート間の結合容量
の増加を図り、書込み速度の高速化を可能とした不揮発
性半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明による不揮発性半
導体装置の製造方法では、半導体基板上に第１の絶縁膜
を介してストライプ状に第１の導電膜を形成し、この第
１の導電膜をマスクとして自己整合的に第１の絶縁膜及
び半導体基板をエッチングして溝を形成するとともにこ
の溝に絶縁物を埋め込み、この絶縁物を第１の導電膜の
上面よりも深くエッチバックし、しかる後第１の導電膜
及び絶縁物上に第２の絶縁膜を介して第１の導電膜と略
直交する方向にストライプ状に第２の導電膜を形成す
る。
導体装置の製造方法では、半導体基板上に第１の絶縁膜
を介してストライプ状に第１の導電膜を形成し、この第
１の導電膜をマスクとして自己整合的に第１の絶縁膜及
び半導体基板をエッチングして溝を形成するとともにこ
の溝に絶縁物を埋め込み、この絶縁物を第１の導電膜の
上面よりも深くエッチバックし、しかる後第１の導電膜
及び絶縁物上に第２の絶縁膜を介して第１の導電膜と略
直交する方向にストライプ状に第２の導電膜を形成す
る。
【０００８】
【作用】不揮発性半導体装置の製造に際して、半導体基
板の表面側にフローティングゲート（第１の導電膜）と
セルフアラインで形成された溝（トレンチ）にフローテ
ィングゲートの上面よりも深く埋め込んだ絶縁物上に、
フローティングゲートと略直交する方向にコントロール
ゲート（第２の導電膜）を形成することにより、コント
ロールゲートがフローティングゲートの側面と対向する
分だけ、コントロールゲートとフローティングゲート間
の結合容量を増加できる。
板の表面側にフローティングゲート（第１の導電膜）と
セルフアラインで形成された溝（トレンチ）にフローテ
ィングゲートの上面よりも深く埋め込んだ絶縁物上に、
フローティングゲートと略直交する方向にコントロール
ゲート（第２の導電膜）を形成することにより、コント
ロールゲートがフローティングゲートの側面と対向する
分だけ、コントロールゲートとフローティングゲート間
の結合容量を増加できる。
【０００９】
【実施例】
以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１０】図１は、本発明に係るトレンチ型素子分離
構造のＥＰＲＯＭの一実施例を示す断面構造図である。
図において、半導体基板１上には、二酸化シリコン SiO
2等によるゲート絶縁膜２を介して第１層目のポリシリ
コンからなるストライプ状の導電膜によってフローティ
ングゲート（浮遊ゲート）４が、素子分離領域を形成す
るためのトレンチ６とセルフアライン（自己整合的）に
形成されている。
構造のＥＰＲＯＭの一実施例を示す断面構造図である。
図において、半導体基板１上には、二酸化シリコン SiO
2等によるゲート絶縁膜２を介して第１層目のポリシリ
コンからなるストライプ状の導電膜によってフローティ
ングゲート（浮遊ゲート）４が、素子分離領域を形成す
るためのトレンチ６とセルフアライン（自己整合的）に
形成されている。
【００１１】このトレンチ６には、例えば半導体基板１
の表面より深く二酸化シリコンSiO2系の絶縁物７が埋め
込まれて素子分離をなしている。フローティングゲート
４及び絶縁物６上には、二酸化シリコンSiO2等によるゲ
ート絶縁膜８を介してフローティングゲート４と略直交
する方向に第２層目のポリシリコンからなるコントロー
ルゲート（制御ゲート）５がワード線としてストライプ
状に形成されている。また、コントロールゲート５上に
は、絶縁層９を介してＡl 配線１０がビット線として配
されている。
の表面より深く二酸化シリコンSiO2系の絶縁物７が埋め
込まれて素子分離をなしている。フローティングゲート
４及び絶縁物６上には、二酸化シリコンSiO2等によるゲ
ート絶縁膜８を介してフローティングゲート４と略直交
する方向に第２層目のポリシリコンからなるコントロー
ルゲート（制御ゲート）５がワード線としてストライプ
状に形成されている。また、コントロールゲート５上に
は、絶縁層９を介してＡl 配線１０がビット線として配
されている。
【００１２】次に、かかる構成のＥＰＲＯＭの製造方法
について図２（Ａ）〜（Ｄ）の各工程図に基づいて説明
する。先ず、図２（Ａ）に示すように、半導体基板１上
に二酸化シリコンSiO2等によるゲート絶縁膜２を形成
し、その上にさらに、第１層目のポリシリコンを成長さ
せ、これをストライプ状にエッチングすることによって
フローティングゲート４を形成する（フローティングゲ
ート形成工程）。
について図２（Ａ）〜（Ｄ）の各工程図に基づいて説明
する。先ず、図２（Ａ）に示すように、半導体基板１上
に二酸化シリコンSiO2等によるゲート絶縁膜２を形成
し、その上にさらに、第１層目のポリシリコンを成長さ
せ、これをストライプ状にエッチングすることによって
フローティングゲート４を形成する（フローティングゲ
ート形成工程）。
【００１３】続いて、図２（Ｂ）に示すように、フロー
ティングゲート４をマスクとしてゲート絶縁膜２及び半
導体基板１を連続的にエッチングしてセルフアラインで
トレンチ（溝）６を形成し、このトレンチ６に二酸化シ
リコンSiO2系の絶縁物７を埋め込む（素子分離領域形成
工程）。次に、図２に示すように、トレンチ６に埋め込
んだ絶縁物７をオーバーエッチングによるエッチバック
により、例えば半導体基板１の上面よりも深くなる位置
まで後退させる（エッチバック工程）。このエッチバッ
クの際には、好ましくは異方性エッチングを用いること
により、横方向にエッチングされないことから、フロー
ティングゲート４と基板１間のゲート絶縁膜２はそのま
ま残すことができる。
ティングゲート４をマスクとしてゲート絶縁膜２及び半
導体基板１を連続的にエッチングしてセルフアラインで
トレンチ（溝）６を形成し、このトレンチ６に二酸化シ
リコンSiO2系の絶縁物７を埋め込む（素子分離領域形成
工程）。次に、図２に示すように、トレンチ６に埋め込
んだ絶縁物７をオーバーエッチングによるエッチバック
により、例えば半導体基板１の上面よりも深くなる位置
まで後退させる（エッチバック工程）。このエッチバッ
クの際には、好ましくは異方性エッチングを用いること
により、横方向にエッチングされないことから、フロー
ティングゲート４と基板１間のゲート絶縁膜２はそのま
ま残すことができる。
【００１４】絶縁物７のエッチバック後、図２（Ｄ）に
示すように、フローティングゲート４及び絶縁物７上に
二酸化シリコンSiO2等によるゲート絶縁膜８を形成し、
その上にさらに、第２層目のポリシリコンを成長させ、
これをフローティングゲート４と略直交する方向に平行
なストライプ状にエッチングすることによってコントロ
ールゲート５を形成する（コントロールゲート形成工
程）。
示すように、フローティングゲート４及び絶縁物７上に
二酸化シリコンSiO2等によるゲート絶縁膜８を形成し、
その上にさらに、第２層目のポリシリコンを成長させ、
これをフローティングゲート４と略直交する方向に平行
なストライプ状にエッチングすることによってコントロ
ールゲート５を形成する（コントロールゲート形成工
程）。
【００１５】上述したように、フローティングゲート４
とコントロールゲート５を有するＥＰＲＯＭにおいて、
フローティングゲート４をマスクとしてセルフアライン
でトレンチ６を形成し、このトレンチ６に絶縁物７を埋
め込んだ後、この絶縁物７を後退させてからコントロー
ルゲート５を形成することにより、コントロールゲート
５に対してフローティングゲート４がその上面のみなら
ず側面でも対向することになるため、側面の対向面積分
だけコントロールゲート５とフローティングゲート４間
の結合容量を増加できることになる。
とコントロールゲート５を有するＥＰＲＯＭにおいて、
フローティングゲート４をマスクとしてセルフアライン
でトレンチ６を形成し、このトレンチ６に絶縁物７を埋
め込んだ後、この絶縁物７を後退させてからコントロー
ルゲート５を形成することにより、コントロールゲート
５に対してフローティングゲート４がその上面のみなら
ず側面でも対向することになるため、側面の対向面積分
だけコントロールゲート５とフローティングゲート４間
の結合容量を増加できることになる。
【００１６】一例として、図３に示すように、フローテ
ィングゲート４の幅Ｗ，長さＬを共に０．５μｍ、膜厚
ｔを０．２μｍとした場合、フローティングゲート４の
上面の面積Ｓ1 は、 Ｓ1 ＝０．５×０．５＝０．２５〔μｍ2 〕 となり、フローティングゲート４の側面の面積Ｓ2 は、 Ｓ2 ＝０．２×０．５＝０．１０〔μｍ2 〕 となる。
ィングゲート４の幅Ｗ，長さＬを共に０．５μｍ、膜厚
ｔを０．２μｍとした場合、フローティングゲート４の
上面の面積Ｓ1 は、 Ｓ1 ＝０．５×０．５＝０．２５〔μｍ2 〕 となり、フローティングゲート４の側面の面積Ｓ2 は、 Ｓ2 ＝０．２×０．５＝０．１０〔μｍ2 〕 となる。
【００１７】したがって、図３において、従来例の構造
の場合（Ａ）には、コントロールゲート５とフローティ
ングゲート４間の対向面積はＳ1 そのものであるのに対
し、本実施例の構造の場合（Ｂ）には、Ｓ1 ＋２Ｓ2 と
なる。その結果、本発明によれば、コントロールゲート
５とフローティングゲート４間の対向面積を従来例の場
合に比して、 ２Ｓ2 ／Ｓ1 ＝０．２／０．２５＝０．８ であるから、８０％増加できる。これにより、コントロ
ールゲート５とフローティングゲート４間の結合容量を
８０％増加できることになる。
の場合（Ａ）には、コントロールゲート５とフローティ
ングゲート４間の対向面積はＳ1 そのものであるのに対
し、本実施例の構造の場合（Ｂ）には、Ｓ1 ＋２Ｓ2 と
なる。その結果、本発明によれば、コントロールゲート
５とフローティングゲート４間の対向面積を従来例の場
合に比して、 ２Ｓ2 ／Ｓ1 ＝０．２／０．２５＝０．８ であるから、８０％増加できる。これにより、コントロ
ールゲート５とフローティングゲート４間の結合容量を
８０％増加できることになる。
【００１８】なお、上記実施例では、図２（Ｂ）のエッ
チバック工程において、トレンチ６に埋め込んだ絶縁物
７を半導体基板１の上面よりも深くなる位置までエッチ
バックするとしたが、これは好ましい一実施例であっ
て、これに限定されるものではなく、要は、コントロー
ルゲート５の上面よりも深くエッチバックしてコントロ
ールゲート５がフローティングゲート４の側面と対向で
きる領域を形成できれば良いのである。
チバック工程において、トレンチ６に埋め込んだ絶縁物
７を半導体基板１の上面よりも深くなる位置までエッチ
バックするとしたが、これは好ましい一実施例であっ
て、これに限定されるものではなく、要は、コントロー
ルゲート５の上面よりも深くエッチバックしてコントロ
ールゲート５がフローティングゲート４の側面と対向で
きる領域を形成できれば良いのである。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
ユニットサイズの縮小化が可能なトレンチ型素子分離構
造の不揮発性半導体装置において、半導体基板の表面側
に形成されたトレンチにフローティングゲートの上面よ
り深く埋め込んだ絶縁物上に、フローティングゲートと
略直交する方向にコントロールゲートを形成することに
より、コントロールゲートがフローティングゲートの側
面と対向する面積分だけコントロールゲートとフローテ
ィングゲート間の結合容量を増加できるので、書込み速
度の高速化が図れることになる。
ユニットサイズの縮小化が可能なトレンチ型素子分離構
造の不揮発性半導体装置において、半導体基板の表面側
に形成されたトレンチにフローティングゲートの上面よ
り深く埋め込んだ絶縁物上に、フローティングゲートと
略直交する方向にコントロールゲートを形成することに
より、コントロールゲートがフローティングゲートの側
面と対向する面積分だけコントロールゲートとフローテ
ィングゲート間の結合容量を増加できるので、書込み速
度の高速化が図れることになる。
【図１】本発明に係るトレンチ型素子分離構造のＥＰＲ
ＯＭの一実施例を示す断面構造図である。
ＯＭの一実施例を示す断面構造図である。
【図２】本発明による製造方法の各工程を示す工程図で
あり、（Ａ）はフローティングゲート形成工程、（Ｂ）
は素子分離領域形成工程、（Ｃ）はエッチバック工程、
（Ｄ）はコントロールゲート形成工程を示している。
あり、（Ａ）はフローティングゲート形成工程、（Ｂ）
は素子分離領域形成工程、（Ｃ）はエッチバック工程、
（Ｄ）はコントロールゲート形成工程を示している。
【図３】フローティングゲートとコントロールゲートの
対向面積を示す概略斜視図であり、（Ａ）は従来例の構
造を、（Ｂ）は本発明による構造を示している。
対向面積を示す概略斜視図であり、（Ａ）は従来例の構
造を、（Ｂ）は本発明による構造を示している。
【図４】素子分離がＬＯＣＯＳ構造によるＥＰＲＯＭの
断面構造図である。
断面構造図である。
【図５】トレンチ型素子分離構造のＥＰＲＯＭの従来例
を示す断面構造図である。
を示す断面構造図である。
１ 半導体基板 ４ フローティングゲート ５ コントロールゲート ６ トレンチ（溝） ７ 絶縁物
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 21/76 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】 半導体基板上に第１の絶縁膜を介してス
トライプ状に第１の導電膜を形成し、 前記第１の導電膜をマスクとして自己整合的に前記第１
の絶縁膜及び前記半導体基板をエッチングして溝を形成
するとともにこの溝に絶縁物を埋め込み、 前記溝に埋め込まれた前記絶縁物を前記第１の導電膜の
上面よりも深くエッチバックし、 しかる後前記第１の導電膜及び前記絶縁物上に第２の絶
縁膜を介して前記第１の導電膜と略直交する方向にスト
ライプ状に第２の導電膜を形成することを特徴とする不
揮発性半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3135611A JP3067268B2 (ja) | 1991-05-10 | 1991-05-10 | 不揮発性半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3135611A JP3067268B2 (ja) | 1991-05-10 | 1991-05-10 | 不揮発性半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04335578A JPH04335578A (ja) | 1992-11-24 |
| JP3067268B2 true JP3067268B2 (ja) | 2000-07-17 |
Family
ID=15155861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3135611A Expired - Fee Related JP3067268B2 (ja) | 1991-05-10 | 1991-05-10 | 不揮発性半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3067268B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2956455B2 (ja) * | 1993-11-17 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| JP3469362B2 (ja) * | 1994-08-31 | 2003-11-25 | 株式会社東芝 | 半導体記憶装置 |
| WO1999044239A1 (de) * | 1998-02-25 | 1999-09-02 | Siemens Aktiengesellschaft | Elektrisch programmierbare speicherzellenanordnung und verfahren zu deren herstellung |
| KR100598092B1 (ko) * | 2001-05-18 | 2006-07-07 | 삼성전자주식회사 | 플래시 메모리 및 그 형성 방법 |
| KR100475081B1 (ko) * | 2002-07-09 | 2005-03-10 | 삼성전자주식회사 | Sonos형 eeprom 및 그 제조방법 |
| US7812375B2 (en) | 2003-05-28 | 2010-10-12 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of fabricating the same |
| KR100843244B1 (ko) | 2007-04-19 | 2008-07-02 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US7049652B2 (en) * | 2003-12-10 | 2006-05-23 | Sandisk Corporation | Pillar cell flash memory technology |
-
1991
- 1991-05-10 JP JP3135611A patent/JP3067268B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04335578A (ja) | 1992-11-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |