WO1999044239A1 - Elektrisch programmierbare speicherzellenanordnung und verfahren zu deren herstellung - Google Patents

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WO1999044239A1
WO1999044239A1 PCT/DE1999/000418 DE9900418W WO9944239A1 WO 1999044239 A1 WO1999044239 A1 WO 1999044239A1 DE 9900418 W DE9900418 W DE 9900418W WO 9944239 A1 WO9944239 A1 WO 9944239A1
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WO
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trenches
layer
transistors
source
gate electrodes
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Application number
PCT/DE1999/000418
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English (en)
French (fr)
Inventor
Josef Willer
Franz Hofmann
Original Assignee
Siemens Aktiengesellschaft
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Definitions

  • the invention relates to an electrically programmable memory cell arrangement and a method for its production.
  • EEPROMs In the case of electrically programmable memories based on semiconductors, so-called EEPROMs, the information is stored in the form of at least two different threshold voltages for transistors. To read information from one of the transistors, a voltage is applied to a control gate electrode of the transistor, which lies between the two threshold voltages. Depending on whether a current flows through the transistor or not, the logic values 0 or 1 are read out.
  • the threshold voltage of the transistor can be set by a floating gate electrode, which is electrically insulated and is arranged between the control gate electrode and a channel region of the transistor. For this purpose, a voltage drop is generated between the control gate electrode and the channel region or a source / drain region of the transistor, which causes electrons to tunnel into or out of the floating gate electrode. A different charge of the floating gate electrode leads to different threshold voltages of the transistor.
  • the name of the floating gate electrode stems from the fact that it is not connected to a potential, ie "floats".
  • the name of the control gate electrode stems from the fact that it controls both the programming and the reading of the information. 2 VLSI technology strives to increase the packing density of circuit arrangements in order to reduce process costs and increase circuit speeds.
  • SWATT Cell for Multi-Level NAND EEPROMSs, IEDM 1995, pp 275-278, describes an electrically programmable memory cell arrangement in which planar transistors connected in series are arranged between trenches running parallel to one another. Transfer transistors are arranged on the flanks of the trenches and are connected in parallel to the planar transistors. The information is stored on the planar transistors. Control gate electrodes run across the trenches and act as gate electrodes of the transfer transistors. For this purpose, the control gate electrodes extend a bit into the trenches. The transfer transistors allow a greater distribution of the threshold voltages in multilevel programming with four different states.
  • the invention is based on the problem of specifying an electrically programmable memory cell arrangement which has a high capacitance between a control gate electrode and a floating gate electrode of a transistor and can be produced with a higher packing density than in the prior art. Furthermore, a method for 3 Production of such an electrically programmable memory cell arrangement can be specified.
  • Memory cell arrangement comprises a substrate, trenches running essentially parallel to one another, the flanks and bottoms of which are provided with insulating structures. Planar transistors are arranged on a surface of the substrate between the trenches.
  • planar transistors are used in semiconductor production. Planar transistors have been tried and tested and their properties are well known.
  • a memory cell comprises one of the transistors.
  • the transistor comprises two source / drain regions and a channel region arranged between them, a connecting line between the two source / drain regions running parallel to the trenches.
  • First dielectrics are arranged over channel regions of the transistors.
  • Floating gate electrodes of the transistors adjoin the first dielectrics and overlap the flanks of the trenches provided with the insulating structures.
  • the insulating structures can reduce capacitances that are formed between the floating gate electrodes and the substrate.
  • Control gate electrodes are arranged above the floating gate electrodes 4 are insulated from the floating gate electrodes by second dielectrics.
  • the coupling capacitance between a floating gate electrode and a control gate electrode of a transistor is particularly large, since the coupling area between the floating gate electrode and the control gate electrode is extended into the trenches. Since the expansion of the coupling area is realized along flanks of the trenches, that is to say the coupling area runs partially vertically, the packing density of the memory cell arrangement is not reduced by this expansion.
  • the cross-sectional area of a memory cell can be 4 F 2 , where F is the minimum structure size that can be lithographically produced in the technology used.
  • Word lines run across the trenches and are connected to the control gate electrodes. It is advantageous if the control gate electrodes form the word lines.
  • Bit lines run across the word lines. They preferably run parallel to the trenches and are arranged between the trenches.
  • At least one source / drain region of each transistor is electrically connected to one of the bit lines.
  • the source / drain region can be part of the bit line or connected to the bit line via a contact.
  • transistors are connected in series and form the bit line.
  • transistors are connected in parallel with one another, and a source / drain region of each of these transistors is connected to the bit line.
  • a particularly high packing density results if the source / drain regions and the channel regions of the planar transistors each adjoin flanks of two trenches which are adjacent to one another.
  • the substrate can be expanded by one or more conductive layers. The surface of the substrate is then an upper surface of the top layer.
  • Transistors arranged along one of the trenches can be connected in series and form at least part of a bit line. This is advantageous both in terms of the simplicity of the process and in terms of packing density, since in this case the
  • the source / drain regions of the transistors are part of the bit lines. To increase the packing density, it is particularly advantageous if two transistors that are adjacent along the trench each have a common source / drain region. A current flows through the part of the bit line only when the associated transistors are opened.
  • the transistors arranged along the trench are connected in parallel with one another.
  • a source / drain region of each of the transistors arranged along the trench is connected to the bit line.
  • the current through the bit line is independent of whether one of the transistors arranged along the trench is open or not.
  • the source / drain region of the transistors arranged along the trench is connected to the bit line.
  • a first conductive layer which does not fill the trenches is produced by conformal deposition.
  • the trenches 6 are narrowed by the first conductive layer.
  • An auxiliary layer of another material is then produced by conformal deposition, the trenches not being filled. The trenches are narrowed even further by the auxiliary layer.
  • parts of the auxiliary layer lying above an upper surface of the first conductive layer are removed. This can be done by depositing planarization varnish that fills the trenches, varnishing planarization until the auxiliary layer is partially exposed and then removing the exposed parts of the auxiliary layer until the first conductive layer is partially exposed. Any remaining planarizing varnish is then removed. Exposed parts of the first conductive layer are then converted into a protective layer which protects parts of the first conductive layer lying underneath. If the first conductive layer consists of doped polysilicon, the conversion can take place by thermal oxidation. The protective layer then consists of SiO 2.
  • Anisotropic etching of the auxiliary layer selectively to the protective layer exposes conductive material on the trenches' bottoms provided with the insulating structures.
  • the auxiliary layer now only has vertical elements.
  • the exposed parts of the first conductive layer are selectively removed from the auxiliary layer and the protective layer until the insulating structures are partially exposed.
  • Parts of the first conductive layer on opposite flanks of a trench are now isolated from one another. With the help of a strip-like mask, the strips of which run transversely to the trenches, remaining parts of the first conductive layer are structured. This results in floating gate electrodes that are separate from one another from the first conductive layer.
  • Another possibility for producing the floating gate electrodes is, after producing the trenches, the first 7 dielectrics and the insulating structures to produce a conformal layer of polysilicon.
  • the parts of the layer arranged along the flanks of the trenches and above the surface of the substrate are doped by oblique implantations, while those with the insulating ones are doped
  • Structured bottoms of the trenches adjacent parts of the layer are not or only slightly doped due to the shading effects of the flanks.
  • Subsequent thermal oxidation leads to the formation of a protective layer which is thicker on the flanks and on the surface of the substrate than the parts of the layer adjacent to the floors provided with the insulating structures. This is due to the fact that the thermal oxidation proceeds faster the higher the oxidizing semiconductor material is doped.
  • SiO 2 is then etched until the parts of the layer which are adjacent to the floors provided with the insulating structures are exposed.
  • the protective layer now still covers the parts of the layer arranged above the surface of the substrate and along the flanks of the trenches.
  • the layer can be structured such that parts of the layer arranged on the opposite flanks of a trench are separated from one another.
  • remaining parts of the layer are structured with the aid of a strip-like mask, the strips of which run transversely to the trenches.
  • the source / drain regions of the transistors are produced by implantation, the word lines serving as a mask.
  • the source / drain regions are self-aligned, ie without using additional masks, with respect to the channel regions.
  • the source / drain regions can be generated in two parts. First, an LDD implantation and after creating spacers together with the word lines form an extended mask, performed an additional implantation.
  • control gate electrodes it is advantageous to structure the control gate electrodes, the second dielectrics and the floating gate electrodes acting as word lines together. Since the control gate electrodes are produced from a second conductive layer which has an essentially planar surface, the photolithographic structuring is particularly reliable. In addition, the process effort is reduced by the simultaneous generation.
  • the process steps of the method can be selected so that the transistors of the memory cells, transistors and high-voltage transistors of a periphery of the cell arrangement can be produced in the same substrate at the same time.
  • FIG. 1 shows a cross section through a first substrate after a trough, a first mask and trenches have been produced.
  • FIG. 2 shows the cross section from FIG. 1 after the first mask has been removed and first dielectrics, first insulating structures, a first conductive layer, a structured auxiliary layer and a protective layer have been produced.
  • FIG. 3a shows the cross section from FIG. 2 after the protective layer and the auxiliary layer have been removed and second dielectrics, control gate electrodes, 9 source / drain regions and a second insulating structure were created.
  • Figure 3b shows a cross section parallel to the cross section of Figure 3a through the first substrate, according to the
  • FIG. 3c shows a top view of the first substrate, in which the source / drain regions, the floating gate electrodes, the control gate electrodes and the
  • FIG. 4 shows a cross section through a second substrate after trenches, first insulating structures, first dielectrics and a layer have been produced.
  • FIG. 5 shows the cross section from FIG. 4 after a protective layer has been produced.
  • Figure 6 shows the cross section of Figure 5 after the
  • FIG. 7 shows the cross section from FIG. 6 after floating gate electrodes, second dielectrics, control gate electrodes and source / drain regions (not shown) have been produced.
  • a first substrate 1 made of silicon is provided with a p-doped well Wa adjoining a surface 0 of the substrate 1.
  • the dopant concentration of the tub Wa is approximately 10 ⁇ cm -3 .
  • SiO 2 is deposited in a thickness of approximately 20 nm and silicon nitride in a thickness of approximately 50 nm.
  • the silicon nitride and SiO 2 are etched by a photolithographic process, as a result of which the first mask Ml is produced in the form of strips approximately 250 nm wide and spaced approximately 250 nm apart (see FIG. 1).
  • silicon is etched to a depth of approximately 250 nm using the first mask M1 (see FIG. 1).
  • the bottom and flanks of the trenches G are oxidized with approx.
  • the mask Ml protects the surface 0 of the first
  • Structures II become thinner by about 20nm.
  • Thermal oxidation produces about 8 nm thick first dielectrics Dl acting as tunnel oxides on the surface 0 of the first substrate 1 (see FIG. 2).
  • first conductive layer L 1 In order to produce a first conductive layer L 1, in situ doped polysilicon is deposited in a thickness of approximately 50 nm. The first conductive layer L1 does not fill the trenches G, but only narrows them.
  • silicon nitride is deposited in a thickness of approximately 20 nm in conformity.
  • Auxiliary layer H does not fill the trenches G, but only narrows them.
  • planarization varnish is deposited in a thickness of approximately 500 nm and planarized until parts of the auxiliary layer H are exposed.
  • planarization varnish by etching silicon nitride 11 exposed parts of the auxiliary layer H are removed until the first conductive layer L1 is partially exposed.
  • the planarization varnish is then removed by ashing.
  • first conductive layer L1 Due to thermal oxidation, exposed parts of the first conductive layer L1 are provided with a protective layer Ss of approximately 20 nm. Silicon nitride is then etched until parts of the first conductive layer L1 which are adjacent to the bottoms of the trenches G provided with the first insulating structures II are exposed.
  • the first conductive layer L1 is structured by etching polysilicon selectively to SiO 2 and silicon nitride, as a result of which parts of the first conductive layer L1 arranged on opposite flanks G are not connected to one another (cf. FIG. 2).
  • An ONO layer is then produced by first growing about 3 nm of SiO 2 by thermal oxidation, then depositing silicon nitride to a thickness of 10 nm and oxidizing it to a depth of about 2 nm. To generate a second conductive layer (not shown), in-situ doped polysilicon is deposited to a thickness of 200 nm. The trenches G are filled (see FIG. 3a).
  • SiO 2 is deposited and etched by a photolithographic process. This creates the second mask M2 in the form of 250 nm wide strips which run transversely to the trenches G and are at a distance of approximately 250 nm from one another.
  • polysilicon is first etched.
  • control gate electrodes Gk arise from the second conductive layer, which act as word lines running transversely to the trenches G. 12
  • oxidized silicon nitride, silicon nitride and SiO 2 are etched, which structures the ONO layer.
  • the second dielectrics D2 are formed from the ONO layer.
  • doped polysilicon is then etched, as a result of which the first conductive layer L1 is further structured.
  • the floating gate electrodes Gf are formed from the first conductive layer L1.
  • a second insulating structure 12 is produced, which fills the trenches G (see FIG. 3 b).
  • the floating gate electrodes Gf are separated from the channel regions Ka of the transistors by the first dielectrics Dl and separated from the control gate electrodes Gk by the second dielectrics D2.
  • the transistors are connected in series along the trenches G.
  • Transistors connected in series along a trench G form a bit line. Bit lines are thus arranged between adjacent trenches G.
  • a second substrate 2 made of silicon is provided with a p-doped well Wa 'adjoining a surface 0' of the second substrate 2.
  • the dopant concentration of the well Wa ' is approximately 10 17 cm 3 13 Trenches G ', first dielectrics Dl' and first insulating structures II 'are produced analogously to the first exemplary embodiment (see FIG. 4).
  • a first layer Ll ' is then produced by depositing polysilicon in a thickness of 80 nm.
  • the first layer Ll 'does not fill up the trenches G', but merely narrows them down.
  • First flanks Fl 'of the trenches G' and the surface 0 'of the second substrate 2 are implanted by a first oblique implantation. Alternatively, the implantation can be carried out with a variable angle of incidence.
  • a second oblique implantation implants second flanks F2 'of the trenches G' opposite the first flanks Fl 'and the surface 0' of the second substrate 2.
  • a protective layer Ss ' is produced by thermal oxidation and is approximately 20 nm thicker on the surface 0' of the second substrate 2 and on the first flanks Fl 'and on the second flanks F2' than at the bottoms of the trenches G. ', where the thickness of the protective layer Ss' is only about 5 nm (see FIG. 5).
  • the protective layer Ss' serves as a mask in the subsequent etching of polysilicon.
  • the first layer Ll ' is structured such that parts of the first layer Ll' arranged on opposite flanks of the trenches G 'are separated from one another (cf. FIG. 6). 14 Then, as in the first exemplary embodiment, an ONO layer and a second conductive layer are produced, which are structured together with the first layer Ll 'in such a way that control gate electrodes Gk', second dielectrics D2 'and floating gate electrodes Gf are produced (see Figure 7).
  • WSi2 can also be deposited.
  • other conductive materials can also be used for the second conductive layer.
  • bit lines are generated, which are connected to a source / drain region of each transistor via contacts.
  • the associated word line is set to a voltage of -12 volts and the associated bit line to a voltage of 5 volts in order to write the logic value 1 to a transistor.
  • the remaining word lines and the remaining bit lines are at 0 volts. Due to the voltage drop between the word line, ie the control gate electrode of the transistor and the bit line, ie a source / drain region of the transistor, 15 tunnel electrons through the first dielectric from the floating gate electrode into the source / drain region.
  • a voltage of 0 volts is applied to the bit line, while the word line is set to 17 volts, so that electrons from the channel area can tunnel into the floating gate electrode. This corresponds to the logical value 0.
  • the transistor is programmed by applying a voltage of 17 volts to the word line while the bit line remains at 0 volts. So that adjacent transistors along the word line are also not programmed, the adjacent bit lines can be set to a voltage of approximately 8 volts. The erasure can be done by placing the word lines at 0 volts while the channel area is placed at about 16 volts across the tub.
  • the associated word line is connected to a voltage of approximately 2.5 volts, which is between the two possible, in order to read out the information from the transistor
  • Threshold voltages of the transistor corresponding to the logic values 0 or 1.
  • the bit line is used to evaluate whether a current flows through the transistor or not.

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Die Speicherzellenanordnung ist in einem Substrat (1) angeordnet, an dessen Oberfläche (O) planare Transistoren angeordnet sind, die teilweise durch parallel zueinander verlaufende Gräben (G) voneinander getrennt sind. Eine Verbindungslinie zweier Source/Drain-Gebiete (S/D) eines planaren Transistors verläuft parallel zu den Gräben (G). Eine Koppelfläche zwischen einer Kontroll-Gateelektrode (Gk) und einer Floating-Gateelektrode (Gf) wird in die Gräben (G) hinein erweitert, wodurch eine besonders hohe Kapazität erzielt wird. Entlang eines Grabens (G) benachbarte planare Transistoren können in Reihe oder parallel zueinander geschaltet sein. Wortleitungen sind mit den Kontroll-Gateelektroden (Gk) verbunden und verlaufen quer zu den Gräben (G).

Description

Beschreibung
Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung
Die Erfindung betrifft eine elektrisch programmierbare Speicherzellenanordnung und ein Verfahren zu deren Herstellung.
Bei elektrisch programmierbaren Speichern auf Halbleiterbasis, sogenannten EEPROM's, wird die Information in Form von mindestens zwei unterschiedlichen Einsatzspannungen von Transistoren gespeichert. Zum Auslesen einer Information eines der Transistoren, wird an eine Kontroll-Gateelektrode des Transistors eine Spannung angelegt, die zwischen den zwei Einsatzspannungen liegt. Je nachdem, ob ein Strom durch den Transistor fließt oder nicht, werden die logischen Werte 0 oder 1 ausgelesen.
Durch eine Floating-Gateelektrode, die elektrisch isoliert und zwischen der Kontroll-Gateelektrode und einem Kanalgebiet des Transistors angeordnet ist, kann die Einsatzspannung des Transistors eingestellt werden. Dazu wird ein Spannungsabfall zwischen der Kontroll-Gateelektrode und dem Kanalgebiet oder einem Source/Drain-Gebiet des Transistors erzeugt, der ein Tunneln von Elektronen in die oder aus der Floating- Gateelektrode bewirkt. Eine unterschiedliche Ladung der Floating-Gateelektrode führt zu unterschiedlichen Einsatzspannungen des Transistors.
Der Name der Floating-Gateelektrode rührt daher, daß sie nicht an ein Potential angeschlossen ist, d. h. "floatet". Der Name der Kontroll-Gateelektrode rührt daher, daß sie sowohl die Programmierung steuert, als auch zum Auslesen der Information dient. 2 In der VLSI-Technologie wird eine Erhöhung der Packungsdichte von Schaltungsanordnungen erstrebt, um Prozeßkosten zu senken und Schaltungsgeschwindigkeiten zu erhöhen.
In S. Aritome, A Novel Side-Wall Transfer-Transistor Cell
(SWATT Cell) for Multi-Level NAND EEPROMSs, IEDM 1995, pp 275 - 278, wird eine elektrisch programmierbare Speicherzellenanordnung beschrieben, bei der in Reihe geschaltete planare Transistoren zwischen parallel zueinander verlaufenden Gräben angeordnet sind. An Flanken der Gräben sind Transfer- Transistoren angeordnet, die parallel zu den planaren Transistoren geschaltet sind. Die Information wird auf den planaren Transistoren gespeichert. Quer zu den Gräben verlaufen Kontroll-Gateelektroden, die zugleich als Gateelektroden der Transfer-Transistoren wirken. Dazu reichen die Kontroll-Gateelektroden ein Stück weit in die Gräben hinein. Die Transfer-Transistoren erlauben eine größere Verteilung der Schwellenspannungen bei Multilevelpro- grammierung mit vier unterschiedlichen Zuständen.
Um möglichst niedrige Programmierspannungen verwenden zu können, ist es üblich, eine Kapazität, die zwischen einer Kontroll-Gateelektrode und einer Floating-Gateelektrode gebildet wird, zu erhöhen, indem die Floating-Gateelektroden in Richtung der Wortleitungen verlängert werden und dadurch die Koppelfläche zwischen der Floating-Gateelektrode und der Kontroll-Gateelektrode vergrößert wird. Source/Drain-Gebiete der Transistoren sind links und rechts von den Wortleitungen angeordnet. Nachteilig ist dabei, daß die Packungsdichte der SpeicherZeilenanordnung dadurch verkleinert wird.
Der Erfindung liegt das Problem zugrunde, eine elektrisch programmierbare Speicherzellenanordnung anzugeben, die eine hohe Kapazität zwischen einer Kontroll-Gateelektrode und einer Floating-Gateelektrode eines Transistors aufweist und mit im Vergleich zum Stand der Technik erhöhter Packungsdichte herstellbar ist. Ferner soll ein Verfahren zur 3 Herstellung einer solchen elektrisch programmierbaren Speicherzellenanordnung angegeben werden.
Dieses Problem wird gelöst durch eine elektrisch programmierbare Speicherzellenanordnung nach Anspruch 1 und ein Verfahren zu deren Herstellung nach Anspruch 6. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.
Bei einer erfindungsgemäßen elektrisch programmierbaren
Speicherzellenanordnung umfaßt ein Substrat im wesentlichen parallel zueinander verlaufende Gräben, deren Flanken und Böden mit isolierenden Strukturen versehen sind. Planare Transistoren sind an einer Oberfläche des Substrats zwischen den Gräben angeordnet.
Die Verwendung von planaren Transistoren ist vorteilhaft, da in der Halbleiterfertigung planare Transistoren verwendet werden. Planare Transistoren sind erprobt und ihre Eigenschaften gut bekannt.
Eine Speicherzelle umfaßt einen der Transistoren.
Der Transistor umfaßt zwei Source/Drain-Gebiete und ein zwischen ihnen angeordnetes Kanalgebiet, wobei eine Verbindungslinie zwischen den zwei Source/Drain-Gebieten parallel zu den Gräben verläuft. Über Kanalgebieten der Transistoren sind erste Dielektrika angeordnet. Floating- Gateelektroden der Transistoren grenzen an die ersten Dielektrika an und überlappen die mit den isolierenden Strukturen versehenen Flanken der Gräben. Durch die isolierenden Strukturen können Kapazitäten, die zwischen den Floating-Gateelektroden und dem Substrat gebildet werden, verkleinert werden.
Beim Programmieren der Floating-Gateelektroden tunneln
Elektronen durch die ersten Dielektrika. Über den Floating- Gateelektroden sind Kontroll-Gateelektroden angeordnet, die 4 durch zweite Dielektrika von den Floating-Gateelektroden isoliert sind. Die Koppel-Kapazität zwischen einer Floating- Gateelektrode und einer Kontroll-Gateelektrode eines Transistors ist besonders groß, da die Koppelfläche zwischen der Floating-Gateelektrode und der Kontroll-Gateelektrode bis in die Gräben hinein erweitert ist. Da die Erweiterung der Koppelfläche entlang Flanken der Gräben realisiert ist, die Koppelfläche also teilweise vertikal verläuft, wird die Packungsdichte der Speicherzellenanordnung durch diese Erweiterung nicht verkleinert. Die Querschnittsflache einer Speicherzelle kann 4 F2 betragen, wobei F die minimale, in der verwendeten Technologie lithografisch herstellbare Strukturgröße ist.
Wortleitungen verlaufen quer zu den Gräben und sind mit den Kontroll-Gateelektroden verbunden. Es ist vorteilhaft, wenn die Kontroll-Gateelektroden die Wortleitungen bilden.
Bitleitungen verlaufen quer zu den Wortleitungen. Vorzugsweise verlaufen sie parallel zu den Gräben und sind zwischen den Gräben angeordnet.
Mindestens ein Source/Drain-Gebiet von jedem Transistor ist mit einer der Bitleitungen elektrisch verbunden. Das Source/Drain-Gebiet kann Teil der Bitleitung oder über einen Kontakt mit der Bitleitung verbunden sein.
Bei einer Speicherzellenanordnung in der sogenannten NAND- Architektur sind Transistoren in Reihe geschaltet und bilden die Bitleitung. Bei einer Speicherzellenanordnung in der sogenannten NOR-Architektur sind Transistoren parallel zueinander geschaltet, und ein Source/Drain-Gebiet von jedem dieser Transistoren ist mit der Bitleitung verbunden.
Eine besonders große Packungsdichte ergibt sich, wenn die Source/Drain-Gebiete und die Kanalgebiete der planaren Transistoren jeweils an Flanken zweier zueinander benachbarter Gräben angrenzen. Das Substrat kann durch eine oder mehrere leitende Schichten erweitert werden. Die Oberfläche des Substrats ist dann eine obere Oberfläche der obersten Schicht.
Entlang eines der Gräben angeordnete Transistoren können in Reihe geschaltet sein und mindestens einen Teil einer Bitleitung bilden. Dies ist sowohl hinsichtlich der Einfachheit des Prozesses als auch hinsichtlich der Packungsdichte vorteilhaft, da in diesem Fall die
Source/Drain-Gebiete der Transistoren Teil der Bitleitungen sind. Zur Erhöhung der Packungsdichte ist es besonders vorteilhaft, wenn jeweils zwei entlang des Grabens benachbarte Transistoren ein gemeinsames Source/Drain-Gebiet aufweisen. Durch den Teil der Bitleitung fließt nur dann ein Strom, wenn die zugehörigen Transistoren geöffnet werden.
Um die Transistoren einzeln ansteuern zu können, ist es vorteilhaft, wenn die entlang des Grabens angeordneten Transistoren parallel zueinander geschaltet sind. Dazu wird jeweils ein Source/Drain-Gebiet von jedem der entlang des Grabens angeordneten Transistoren mit der Bitleitung verbunden. Der Strom durch die Bitleitung ist unabhängig davon, ob eine der entlang des Grabens angeordneten Transistoren geöffnet ist oder nicht. Zur Erhöhung der
Packungsdichte ist es vorteilhaft, wenn jeweils zwei entlang des Grabens benachbarte Transistoren ein gemeinsames Source/Drain-Gebiet aufweisen. In diesem Fall ist zwischen entlang des Grabens benachbarten Kanalgebieten jeweils nur ein Source/Drain-Gebiet angeordnet. Jedes zweite
Source/Drain-Gebiet der entlang des Grabens angeordneten Transistoren ist mit der Bitleitung verbunden.
Zur Erzeugung der Floating-Gateelektroden wird nach Erzeugung der Gräben, der ersten Dielektrika und der isolierenden Strukturen durch konforme Abscheidung eine erste leitende Schicht erzeugt, die die Gräben nicht auffüllt. Die Gräben 6 werden durch die erste leitende Schicht verengt. Anschließend wird eine Hilfsschicht aus einem anderen Material durch konforme Abscheidung erzeugt, wobei die Gräben nicht gefüllt werden. Die Gräben werden durch die Hilfsschicht noch weiter verengt.
Anschließend werden bezüglich einer zur Oberfläche des Substrats vertikalen Achse oberhalb einer oberen Fläche der ersten leitenden Schicht liegende Teile der Hilfsschicht entfernt. Dies kann dadurch geschehen, daß Planarisierungslack abgeschieden wird, der die Gräben füllt, daß Lack planarisiert wird, bis die Hilfsschicht teilweise freigelegt wird und anschließend die freigelegten Teile der Hilfsschicht entfernt werden, bis die erste leitende Schicht teilweise freigelegt wird. Übrigbleibender Planarisierungs- lack wird anschließend entfernt. Anschließend werden freiliegende Teile der ersten leitenden Schicht in eine Schutzschicht umgewandelt, die unter ihr liegende Teile der ersten leitenden Schicht schützt. Besteht die erste leitende Schicht aus dotiertem Polysilizium, so kann die Umwandlung durch thermische Oxidation stattfinden. Die Schutzschicht besteht dann aus Siθ2. Durch anisotropes Ätzen der Hilfsschicht selektiv zur Schutzschicht wird leitendes Material an den mit den isolierenden Strukturen versehenen Böden der Gräben freigelegt. Die Hilfsschicht weist jetzt nur noch vertikale Elemente auf. Die freiliegenden Teile der ersten leitenden Schicht werden selektiv zur Hilfsschicht und zur Schutzschicht entfernt, bis die isolierenden Strukturen teilweise freigelegt werden. Teile der ersten leitenden Schicht an gegenüberliegenden Flanken eines Grabens sind jetzt voneinander isoliert. Mit Hilfe einer streifenförmigen Maske, deren Streifen quer zu den Gräben verlaufen, werden übrigbleibende Teile der ersten leitenden Schicht strukturiert. Dadurch entstehen aus der ersten leitenden Schicht voneinander getrennte Floating-Gateelektroden.
Eine andere Möglichkeit die Floating-Gateelektroden zu erzeugen besteht darin, nach Erzeugung der Gräben, der ersten 7 Dielektrika und der isolierenden Strukturen eine konforme Schicht aus Polysilizium zu erzeugen. Durch schräge Implantationen werden die entlang der Flanken der Gräben und über der Oberfläche des Substrats angeordneten Teile der Schicht dotiert, während an die mit den isolierenden
Strukturen versehenen Böden der Gräben angrenzende Teile der Schicht aufgrund der schattierenden Wirkungen der Flanken nicht oder nur wenig dotiert werden. Eine anschließende thermische Oxidation führt dazu, daß eine Schutzschicht entsteht, die an Flanken und an der Oberfläche des Substrats dicker ist als die an die mit den isolierenden Strukturen versehenen Böden angrenzenden Teile der Schicht. Dies beruht darauf, daß die thermische Oxidation schneller voranschreitet, je höher das oxidierende Halbleitermaterial dotiert ist. Anschließend wird Siθ2 geätzt, bis die an den mit den isolierenden Strukturen versehenen Böden angrenzenden Teile der Schicht freigelegt werden. Die Schutzschicht bedeckt jetzt noch die über der Oberfläche des Substrats sowie die entlang der Flanken der Gräben angeordneten Teile der Schicht. Jetzt kann durch Atzen der Schicht selektiv zur Schutzschicht die Schicht so strukturiert werden, daß an den gegenüberliegenden Flanken eines Grabens angeordnete Teile der Schicht voneinander getrennt sind. Zur Erzeugung der Floating-Gateelektroden werden mit Hilfe einer streifenförmigen Maske, deren Streifen quer zu den Gräben verlaufen übrigbleibende Teile der Schicht strukturiert.
Zur Vereinfachung des Prozesses ist es vorteilhaft, wenn die Source/Drain-Gebiete der Transistoren durch Implantation erzeugt werden, wobei die Wortleitungen als Maske dienen. Auf diese Weise entstehen die Source/Drain-Gebiete selbstjustiert, d.h. ohne Verwendung zusätzlicher Masken, bezüglich der Kanalgebiete. Zur Vermeidung von Kurzkanaleffekten können die Source/Drain-Gebiete zweiteilig erzeugt werden. Zunächst wird eine LDD-Implantation und nach Erzeugung von Spacern, die zusammen mit den Wortleitungen eine erweiterte Maske bilden, eine zusätzliche Implantation durchgeführt.
Es ist vorteilhaft, die als Wortleitungen wirkenden Kontroll- Gateelektroden, die zweiten Dielektrika und die Floating- Gateelektroden gemeinsam zu strukturieren. Da die Kontroll- Gateelektroden aus einer zweiten leitenden Schicht erzeugt werden, die eine im wesentlichen planare Oberfläche aufweist, ist die fotolithografische Strukturierung besonders zuverlässig. Außerdem wird durch die gleichzeitige Erzeugung der Prozeßaufwand verkleinert.
Sämtliche fotolithografischen Prozeßschritte des Verfahrens können auf im wesentlichen planaren Oberflächen stattfinden.
Die Prozeßschritte des Verfahrens können so gewählt werden, daß gleichzeitig mit den Transistoren der Speicherzellen, Transistoren und Hochvolttransistoren einer Peripherie der Zellanordnung im selben Substrat erzeugt werden können.
Im folgenden werden Ausführungsbeispiele der Erfindung, die in den Figuren dargestellt sind, näher erläutert.
Figur 1 zeigt einen Querschnitt durch ein erstes Substrat, nachdem eine Wanne, eine erste Maske und Gräben erzeugt wurden.
Figur 2 zeigt den Querschnitt aus Figur 1, nachdem die erste Maske entfernt wurde und erste Dielektrika, erste isolierende Strukturen, eine erste leitende Schicht, eine strukturierte Hilfsschicht und eine Schutzschicht erzeugt wurden.
Figur 3a zeigt den Querschnitt aus Figur 2, nachdem die Schutzschicht und die Hilfsschicht entfernt wurden und zweite Dielektrika, Kontroll-Gateelektroden, 9 Source/Drain-Gebiete und eine zweite isolierende Struktur erzeugt wurden.
Figur 3b zeigt einen zum Querschnitt aus Figur 3a parallelen Querschnitt durch das erste Substrat, nach den
Prozeßschritten aus Figur 3a.
Figur 3c zeigt eine Aufsicht auf das erste Substrat, in der die Source/Drain-Gebiete, die Floating- Gateelektroden, die Kontroll-Gateelektroden und die
Gräben dargestellt sind.
Figur 4 zeigt einen Querschnitt durch ein zweites Substrat, nachdem Gräben, erste isolierende Strukturen, erste Dielektrika und eine Schicht erzeugt wurden. Die
Richtungen zweier Implantationen sind durch Pfeile dargestellt.
Figur 5 zeigt den Querschnitt aus Figur 4, nachdem eine Schutzschicht erzeugt wurde.
Figur 6 zeigt den Querschnitt aus Figur 5, nachdem die
Schutzschicht und die Schicht strukturiert wurden.
Figur 7 zeigt den Querschnitt aus Figur 6, nachdem Floating- Gateelektroden, zweite Dielektrika, Kontroll- Gateelektroden und Source/Drain-Gebiete (nicht dargestellt) erzeugt wurden.
Die Figuren sind nicht maßstabsgerecht.
In einem ersten Ausführungsbeispiel ist ein erstes Substrat 1 aus Silizium mit einer an eine Oberfläche 0 des Substrats 1 angrenzenden p-dotierten Wanne Wa vorgesehen. Die Dotierstoffkonzentration der Wanne Wa beträgt ca. lO^cm-3. 10 Zur Erzeugung einer ersten Maske Ml wird Siθ2 in einer Dicke von ca. 20nm und Siliziumnitrid in einer Dicke von ca. 50nm abgeschieden. Durch ein fotolithografisches Verfahren wird das Siliziumnitrid und das Siθ2 geätzt, wodurch die erste Maske Ml in Form von ca. 250nm breiten Streifen, die einen Abstand von ca. 250nm voneinander aufweisen, erzeugt wird (s. Figur 1) .
Zur Erzeugung von Gräben G wird mit Hilfe der ersten Maske Ml Silizium ca. 250nm tief geätzt (s. Figur 1). Durch thermische
Oxidation werden die Böden und Flanken der Gräben G mit ca.
100 nm dicken ersten isolierenden Strukturen II versehen (s.
Figur 2) . Die Maske Ml schützt die Oberfläche 0 des ersten
Substrats 1 bei der thermischen Oxidation. Anschließend wird die erste Maske Ml durch Ätzen von Siliziumnitrid mit z. B.
180°C heißer H3PO4 und durch Ätzen von Siθ2 mit z. B. verdünnter Flußsäure entfernt. Die ersten isolierenden
Strukturen II werden dabei um ca. 20nm dünner.
Durch thermische Oxidation werden auf der Oberfläche 0 des ersten Substrat 1 ca. 8 nm dicke als Tunneloxide wirkende erste Dielektrika Dl erzeugt (s. Figur 2).
Zur Erzeugung einer ersten leitenden Schicht Ll wird in situ dotiertes Polysilizium in einer Dicke von ca. 50nm konform abgeschieden. Die erste leitende Schicht Ll füllt die Gräben G nicht auf, sondern verengt sie lediglich.
Zur Erzeugung einer Hilfsschicht H wird Siliziumnitrid in einer Dicke von ca. 20nm konform abgeschieden. Die
Hilfsschicht H füllt die Gräben G nicht auf, sondern verengt sie lediglich.
Anschließend wird Planarisierungslack in einer Dicke von ca. 500nm abgeschieden und planarisiert, bis Teile der Hilfsschicht H freigelegt werden. Durch Ätzen von Siliziumnitrid selektiv zum Planarisierungslack werden 11 freiliegende Teile der Hilfsschicht H entfernt, bis die erste leitende Schicht Ll teilweise freigelegt wird. Der Planarisierungslack wird anschließend durch Veraschung entfernt.
Durch eine thermische Oxidation werden freiliegende Teile der ersten leitenden Schicht Ll mit einer ca. 20 nm dicken Schutzschicht Ss versehen. Anschließend wird Siliziumnitrid geätzt, bis an die mit den ersten isolierenden Strukturen II versehenen Böden der Gräben G angrenzenden Teile der ersten leitenden Schicht Ll freigelegt werden. Durch Ätzen von Polysilizium selektiv zu Siθ2 und Siliziumnitrid wird die erste leitende Schicht Ll strukturiert, wodurch an gegenüberliegenden Flanken eines Grabens G angeordnete Teile der ersten leitenden Schicht Ll nicht miteinander verbunden sind (vgl. Figur 2).
Durch isotropes Ätzen mit z. B. Phosphorsäure wird die Hilfsschicht H entfernt. Durch isotropes Ätzen mit z. B. verdünnter Flußsäure wird die Schutzschicht Ss entfernt.
Anschließend wird eine ONO-Schicht erzeugt, indem zunächst durch thermische Oxidation ca. 3 nm Siθ2 aufgewachsen wird, dann Siliziumnitrid in einer Dicke von lOnm abgeschieden wird und ca. 2nm tief oxidiert wird. Zur Erzeugung einer zweiten leitenden Schicht (nicht dargestellt) wird in situ dotiertes Polysilizium in einer Dicke von 200nm abgeschieden. Dabei werden die Gräben G gefüllt (s. Figur 3a) .
Zur Erzeugung einer zweiten Maske M2 wird Siθ2 abgeschieden und durch ein fotolithografisches Verfahren geätzt. Dadurch entsteht die zweite Maske M2 in Form von quer zu den Gräben G verlaufenden 250nm breiten Streifen, die ein Abstand von ca. 250nm voneinander aufweisen. Mit Hilfe der zweiten Maske M2 wird zunächst Polysilizium geätzt. Dabei entstehen aus der zweiten leitenden Schicht Kontroll-Gateelektroden Gk, die als quer zu den Gräben G verlaufende Wortleitungen wirken. 12 Anschließend wird oxidiertes Siliziumnitrid, Siliziumnitrid und Siθ2 geätzt, wodurch die ONO-Schicht strukturiert wird. Aus der ONO-Schicht entstehen dabei die zweiten Dielektrika D2. Mit Hilfe der Maske M2 wird anschließend dotiertes Polysilizium geätzt, wodurch die erste leitende Schicht Ll weiter strukturiert wird. Aus der ersten leitenden Schicht Ll entstehen dabei die voneinander getrennten Floating- Gateelektroden Gf (s. Figur 3c).
Anschließend wird mit Hilfe der Wortleitungen als Maske eine Implantation durchgeführt, wodurch zwischen benachbarten Wortleitungen Source/Drain-Gebiete S/D erzeugt werden. Unter den Wortleitungen liegende Teile der Wanne Wa zwischen den Gräben G dienen als Kanalgebiete Ka von planaren Transistoren (s. Fig. 3a) .
Durch Abscheiden von Siθ2 in einer Dicke von ca. 200nm wird eine zweite isolierende Struktur 12 erzeugt, die die Gräben G auffüllt (s. Figur 3b).
Die Floating-Gateelektroden Gf sind durch die ersten Dielektrika Dl von den Kanalgebieten Ka der Transistoren getrennt und durch die zweiten Dielektrika D2 von den Kontroll-Gateelektroden Gk getrennt.
Die Transistoren sind entlang der Gräben G in Reihe geschaltet. Entlang eines Grabens G in Reihe geschaltete Transistoren bilden eine Bitleitung. Bitleitungen sind also zwischen zueinander benachbarten Gräben G angeordnet.
In einem zweiten Ausführungsbeispiel ist ein zweites Substrat 2 aus Silizium mit einer an einer Oberfläche 0' des zweiten Substrats 2 angrenzenden p-dotierten Wanne Wa' vorgesehen. Die Dotierstoffkonzentration der Wanne Wa' beträgt ca. 1017cιrT3 13 Analog wie im ersten Ausfü rungsbeispiel werden Gräben G' , erste Dielektrika Dl' und erste isolierende Strukturen II' erzeugt (s. Figur 4).
Anschließend wird eine erste Schicht Ll' durch Abscheiden von Polysilizium in einer Dicke von 80nm erzeugt. Die erste Schicht Ll' füllt die Gräben G' nicht auf, sondern verengt sie lediglich. Durch eine erste schräge Implantation werden erste Flanken Fl' der Gräben G' und die Oberfläche 0' des zweiten Substrats 2 implantiert. Die Implantation kann alternativ mit variablem Einfallswinkel erfolgen. Durch eine zweite schräge Implantation werden zweite, den ersten Flanken Fl' gegenüberliegende Flanken F2' der Gräben G' und die Oberfläche 0' des zweiten Substrats 2 implantiert. An die mit den ersten isolierenden Strukturen II' versehenen Böden der Gräben G' angrenzende Teile der ersten Schicht Ll' werden aufgrund der schattierenden Wirkung der ersten Flanken Fl' und der zweiten Flanken F2' der Gräben G' nicht oder nur gering dotiert (vgl. Figur 4).
Durch thermische Oxidation wird eine Schutzschicht Ss' erzeugt, die an der Oberfläche 0' des zweiten Substrats 2 und an den ersten Flanken Fl' und an den zweiten Flanken F2' der Gräben G' mit ca. 20nm dicker ist als an Böden der Gräben G' , wo die Dicke der Schutzschicht Ss' nur ca. 5nm beträgt (s. Figur 5) .
Dies hat zur Folge, daß bei der nachfolgenden Ätzung von Siθ2 nur die an den Böden G' angeordneten Teile der Schutzschicht Ss' entfernt werden (vgl. Figur 6). Die Schutzschicht Ss' dient bei der nachfolgenden Ätzung von Polysilizium als Maske. Dabei wird die erste Schicht Ll' so strukturiert, daß an gegenüberliegenden Flanken der Gräben G' angeordnete Teile der ersten Schicht Ll' voneinander getrennt sind (vgl. Figur 6) . 14 Anschließend werden wie im ersten Ausführungsbeispiel eine ONO-Schicht und eine zweite leitende Schicht erzeugt, die zusammen mit der ersten Schicht Ll' so strukturiert werden, daß Kontroll-Gateelektroden Gk' , zweite Dielektrika D2' und Floating-Gateelektroden Gf erzeugt werden (s. Figur 7).
Es sind viele Variationen der Ausführungsbeispiele denkbar, die ebenfalls im Rahmen der Erfindung liegen. Insbesondere können die Abmessungen der beschriebenen Schichten, Gräben, Masken und Strukturen nach Belieben an die jeweiligen
Erfordernisse angepaßt werden. Dasselbe gilt auch für die vorgeschlagenen Dotierstoffkonzentrationen.
Statt für die zweite leitenden Schicht nur in situ dotiertes Polysilizium abzuscheiden, kann zusätzlich WSi2 abgeschieden werden. Für die zweite leitende Schicht können aber auch andere leitenden Materialien eingesetzt werden.
Durch geringfügige Veränderung der Ausführungsbeispiele lassen sich elektrisch programmierbare
Speicherzellenanordnungen mit parallel geschalteten Transistoren konstruieren. Dazu werden Bitleitungen erzeugt, die über Kontakte mit einem Source/Drain-Gebiet von jedem Transistor verbunden werden.
Im folgenden wird eine mögliche Betriebsweise der beschriebenen elektrisch programmierbaren Speicherzellen beschrieben.
Im Fall der NOR-Architektur wird zum Schreiben des logischen Werts 1 auf einen Transistor die zugehörige Wortleitung auf eine Spannung von -12 Volt und die dazugehörige Bitleitung auf eine Spannung von 5 Volt gelegt. Die übrigen Wortleitungen und die übrigen Bitleitungen liegen auf 0 Volt, Aufgrund des Spannungsabfalls zwischen der Wortleitung, d.h. der Kontroll-Gateelektrode des Transistors und der Bitleitung, d.h. einem Source/Drain-Gebiet des Transistors, 15 tunneln Elektronen durch das erste Dielektrikum von der Floating-Gateelektrode in das Source/Drain-Gebiet. Beim Löschen liegt an der Bitleitung eine Spannung von 0 Volt an, während die Wortleitung auf 17 Volt gelegt wird, so daß Elektronen aus dem Kanalgebiet in die Floating-Gateelektrode tunneln können. Dies entspricht dem logischen Wert 0.
Im Fall der NAND-Architektur wird der Transistor programmiert, indem an die Wortleitung eine Spannung von 17 Volt angelegt wird, während die Bitleitung auf 0 Volt bleibt. Damit entlang der Wortleitung benachbarte Transistoren nicht ebenfalls programmiert werden, können die benachbarten Bitleitungen auf eine Spannung von ca. 8 Volt gelegt werden. Das Löschen kann dadurch erfolgen, daß die Wortleitungen auf 0 Volt gelegt werden, während das Kanalgebiet über die Wanne auf ca. 16 Volt gelegt wird.
Zum Auslesen der Information des Transistors wird im Fall der NOR-Architektur die zugehörige Wortleitung auf eine Spannung von ca. 2,5 Volt gelegt, die zwischen den zwei möglichen
Einsatzspannungen des Transistors, entsprechend den logischen Werten 0 oder 1, liegt. Über die Bitleitung wird bewertet, ob ein Strom durch den Transistor fließt oder nicht.
Im Fall der NAND-Architektur wird zum Auslesen der
Information des Transistors die Wortleitung auf ca. 2,5 Volt gelegt, während die übrigen Wortleitungen auf ca. 5 Volt gelegt werden. Dann wird bewertet, ob bei ca. 5 Volt an der Bitleitung ein Strom fließt oder nicht.

Claims

16 Patentansprüche
1. Elektrisch programmierbare Speicherzellenanordnung,
- bei der in einem Substrat (1) im wesentlichen parallel zueinander verlaufende Gräben (G) vorgesehen sind, deren
Flanken und Böden mit isolierenden Strukturen (II) versehen sind,
- bei der zwischen zueinander benachbarten Gräben (G) planare Transistoren angeordnet sind, die jeweils zwei Source/Drain-Gebiete (S/D) und ein zwischen ihnen angeordnetes Kanalgebiet (Ka) umfassen, wobei eine Verbindungslinie zwischen den zwei Source/Drain-Gebieten (S/D) parallel zu den Gräben (G) verläuft,
- bei der über Kanalgebieten (Ka) der Transistoren erste Dielektrika (Dl) angeordnet sind,
- bei der Floating-Gateelektroden (Gf) an die ersten Dielektrika (Dl) angrenzen und die mit den isolierenden Strukturen (II) versehenen Flanken der Gräben (G) überlappen, - bei der zweite Dielektrika (D2) an die Floating- Gateelektroden (Gf) angrenzen,
- bei der Kontroll-Gateelektroden (Gk) an die zweiten Dielektrika (D2) angrenzen,
- bei der Wortleitungen quer zu den Gräben (G) verlaufen und mit den Kontroll-Gateelektroden (Gk) verbunden sind.
2. SpeicherZeilenanordnung nach Anspruch 1,
- bei der die Source/Drain-Gebiete (S/D) jeweils so zwischen zwei der Gräben (G) angeordnet sind, daß sie jeweils an eine der Flanken des einen der zwei Gräben (G) und an eine der Flanken des anderen der zwei Gräben (G) angrenzen.
3. Speicherzellenanordnung nach Anspruch 2,
- bei der eine Dicke der isolierenden Strukturen (II) so bemessen ist, daß eine Kapazität zwischen der Floating- Gateelektrode (Gf) und den Source/Drain-Gebieten (S/D) vermieden wird. 17
4. Speicherzellenanordnung nach einem der Ansprüche 1 bis 3,
- bei der entlang eines der Gräben (G) angeordnete Transistoren in Reihe geschaltet sind und mindestens einen Teil einer Bitleitung bilden,
- bei der jeweils zwei entlang des Grabens (G) benachbarte Transistoren ein gemeinsames Source/Drain-Gebiet (S/D) aufweisen.
5. Speicherzellenanordnung nach einem der Ansprüche 1 bis 3,
- bei der entlang des Grabens (G) angeordnete planare Transistoren parallel zueinander geschaltet sind,
- bei der jeweils zwei entlang des Grabens (G) benachbarte Transistoren ein gemeinsames Source/Drain-Gebiet (S/D) aufweisen,
- bei der jedes zweite Source/Drain-Gebiet (S/D) der entlang des Grabens (G) angeordneten Transistoren mit der Bitleitung verbunden ist.
6. Verfahren zur Herstellung einer elektrisch programmierbaren Speieherzellenanordnung,
- bei dem in einem Substrat (1) im wesentlichen parallel zueinander verlaufende Gräben (G) erzeugt werden, deren Flanken und Böden mit isolierenden Strukturen (II) versehen werden,
- bei dem für planare Transistoren zwischen zueinander benachbarten Gräben (G) jeweils zwei Source/Drain-Gebiete
(S/D) und ein zwischen ihnen angeordnetes Kanalgebiet (Ka) so erzeugt werden, daß eine Verbindungslinie zwischen den zwei Source/Drain-Gebieten (S/D) parallel zu den Gräben (G) verläuft,
- bei dem über Kanalgebieten (Ka) der Transistoren erste Dielektrika (Dl) erzeugt werden,
- bei der zwischen den Gräben (G) und über den ersten Dielektrika (Dl) Floating-Gateelektroden (Gf) erzeugt werden, die die mit den isolierenden Strukturen (II) versehenen Flanken der Gräben (G) überlappen, 1 8
- bei dem auf den Floating-Gateelektroden (Gf) zweite Dielektrika (D2) erzeugt werden,
- bei dem Kontroll-Gateelektroden (Gk) angrenzend an die zweiten Dielektrika (D2) erzeugt werden, - bei dem quer zu den Gräben (G) verlaufende und mit den Kontroll-Gateelektroden (Gk) verbundene Wortleitungen erzeugt werden.
7. Verfahren nach Anspruch 6, - bei dem entlang eines der Gräben (G) benachbarte
Transistoren so erzeugt werden, daß sie in Reihe geschaltet sind und mindestens einen Teil einer Bitleitung bilden,
- bei dem für jeweils zwei entlang des Grabens (G) benachbarte Transistoren ein gemeinsames Source/Drain- Gebiet (S/D) erzeugt wird.
8. Verfahren nach Anspruch 6,
- bei dem entlang des Grabens (G) Transistoren benachbarte so erzeugt werden, daß sie parallel zueinander geschaltet sind,
- bei dem für jeweils zwei entlang des Grabens (G) benachbarte Transistoren ein gemeinsames Source/Drain- Gebiet (S/D) erzeugt wird,
- bei dem jedes zweite Source/Drain-Gebiet (S/D) der entlang des Grabens (G) angeordneten Transistoren mit der
Bitleitung verbunden werden.
9. Verfahren nach einem der Ansprüche 6 bis 8,
- bei dem nach Erzeugung der isolierenden Strukturen (II) und der ersten Dielektrika (Dl) eine leitende Schicht (Ll) erzeugt wird, indem leitendes Material konform abgeschieden wird, wobei die Gräben (G) nicht gefüllt werden,
- bei dem eine Hilfsschicht (H) erzeugt wird, die die Gräben
(G) nicht ausfüllt, - bei dem oberhalb einer oberen Fläche der leitenden Schicht (Ll) liegende Teile der Hilfsschicht (H) entfernt werden, 19
- bei dem freiliegende Teile der leitenden Schicht (Ll) in eine Schutzschicht (Ss) umgewandelt werden,
- bei dem in einem anisotropen Ätzschritt Teile der Hilfsschicht (H) selektiv zur Schutzschicht (Ss) geätzt werden, bis die leitende Schicht (Ll) teilweise freigelegt wird,
- bei dem freiliegende Teile der leitenden Schicht (Ll) selektiv zur Hilfsschicht (H) und zur Schutzschicht (Ss) entfernt werden, bis die isolierenden Strukturen (II) teilweise freigelegt werden,
- bei dem die Schutzschicht (Ss) und die Hilfsschicht (H) entfernt werden,
- bei dem mit Hilfe einer streifenförmigen Maske (M2), deren Streifen quer zu den Gräben (G) verlaufen, die übrigbleibenden Teile der leitenden Schicht (Ll) strukturiert werden, wodurch aus der leitenden Schicht (Ll) die Floating-Gateelektroden (Gf) entstehen.
10. Verfahren nach einem der Ansprüche 6 bis 8, - bei dem nach Erzeugung der isolierenden Strukturen (II') und der ersten Dielektrika (Dl' ) eine Schicht (Ll' ) erzeugt wird, indem Polysilizium konform abgeschieden wird, wobei die Gräben (G' ) nicht gefüllt werden,
- bei dem eine erste Implantation durchgeführt wird, wobei die Richtung der ersten Implantation derart ist, daß erste
Flanken (Fl' ) der Gräben (G' ) implantiert werden,
- bei dem eine zweite Implantation durchgeführt wird, wobei die Richtung der zweiten Implantation derart ist, daß zweite, den ersten Flanken (Fl') gegenüberliegende Flanken (F2' ) der Gräben (G) implantiert werden,
- bei dem eine thermische Oxidation durchgeführt wird, wodurch eine Schutzschicht (Ss' ) entsteht, die an unteren Teilen der Schicht (Ll' ) besonders dünn ist,
- bei dem die Schutzschicht (Ss' ) geätzt wird, bis an den Böden der mit den isolierenden Strukturen (II') versehen
Gräben (G' ) angeordnete Teile der Schicht (Ll') freigelegt werden, 20
- bei dem die freiliegenden Teile der Schicht (Ll') selektiv zur Schutzschicht (Ss' ) entfernt werden,
- bei dem übrigbleibende Teile der Schicht (Ll' ) streifenförmig und quer zu den Gräben (G' ) verlaufend strukturiert werden, wodurch aus der Schicht (Ll' ) die Floating-Gateelektroden (Gf' ) entstehen.
11. Verfahren nach einem der Ansprüche 6 bis 10,
- bei dem die Source/Drain-Gebiete (S/D) durch Implantation erzeugt werden, wobei die Wortleitungen als Maske dienen.
12. Verfahren nach Anspruch 11,
- bei dem die isolierenden Strukturen (II) mit einer solchen Dicke erzeugt werden, daß eine Kapazität zwischen der Floating-Gateelektrode (Gf) und den Source/Drain-Gebieten (S/D) vermieden wird.
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