KR100598092B1 - 플래시 메모리 및 그 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 25
- 239000010410 layer Substances 0.000 claims abstract description 117
- 238000002955 isolation Methods 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000011229 interlayer Substances 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 17
- 239000011810 insulating material Substances 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 16
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000005498 polishing Methods 0.000 description 7
- 230000000903 blocking effect Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000000059 patterning Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000005094 computer simulation Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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Abstract
플래시 메모리의 셀 및 그 형성 방법을 제공한다. 이 셀은 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막 패턴, 소자분리막 패턴 및 활성영역의 상부를 가로지르는 제어게이트, 제어게이트 및 활성영역 사이에 차례로 적층된 하부 부유게이트 및 하부 부유게이트보다 넓은 폭을 갖는 상부 부유게이트로 구성된 부유게이트 및 서로 이웃하는 상부 부유게이트들 사이의 소자분리막 패턴이 리세스되어 형성된 오목영역을 포함한다. 제어게이트는 오목영역 내부까지 연장된 것을 특징으로 한다. 이 셀의 형성 방법은 반도체기판 상에 차례로 적층된 게이트 산화막 패턴 및 제 1 도전막 패턴을 형성하고, 제 1 도전막 패턴들 사이의 반도체기판을 식각하여 트렌치 영역을 형성하고, 트렌치 영역을 채우고 적어도 제 1 도전막 패턴의 상부면까지 연장된 소자분리막 패턴을 형성하고, 제 1 도전막 패턴과 그에 인접한 소자분리막 패턴의 가장자리를 덮는 제 2 도전막 패턴을 형성하고, 제 2 도전막 패턴 사이의 소자분리막 패턴을 식각하여 오목영역을 형성하고, 오목영역이 형성된 결과물 전면에 게이트 층간절연막 및 제어게이트 도전막을 차례로 형성한 후, 제어게이트 도전막, 게이트 층간절연막, 제 2 도전막 패턴 및 제 1 도전막 패턴을 연속적으로 패터닝하여 소자분리막 패턴을 가로지르는 제어게이트, 하부 부유게이트 및 상부 부유게이트를 형성하는 단계를 포함한다.
Description
도 1은 종래 기술에 따른 플래시 메모리의 셀을 나타내는 사시도이다.
도 2는 또다른 종래 기술에 따른 플래시 메모리의 셀을 나타내는 단면도이다.
도 3 내지 도 6은 본 발명의 바람직한 실시예에 따른 플래시 메모리의 셀 형성방법을 나타내는 단면도들이다.
도 7은 본 발명의 바람직한 실시예에 따른 플래시 메모리의 셀을 나타내는 사시도이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 플래시 메모리의 및 그 형성 방법에 관한 것이다.
플래시 메모리의 단위 셀은 활성영역 상에 차례로 형성된 게이트 산화막, 전기적으로 절연된 부유게이트, 워드라인을 구성하는 제어게이트 및 상기 부유게이트와 상기 제어게이트 사이에 개재된 게이트 층간절연막을 포함한다. 상기 플래시 메 모리 셀은 상기 부유게이트에 Fowler-Nordheim tunneling 또는 channel hot carrier에 의해 전자를 주입하거나 상기 Fowler-Nordheim tunneling에 의해 전자를 빼내는 방식으로 상기 부유게이트의 전위를 변화시키는 동작원리를 가진다. 그런데 플래쉬 메모리가 점차 고집적화 됨에 따라 상기 부유게이트의 전위가 불필요한 영향을 받는 현상이 발생한다. 상기 불필요한 영향을 주는 원인에는 인접 제어게이트의 전압, 인접 제어게이트 하부의 부유게이트 전위, 같은 제어게이트 하부에 인접한 부유게이트 전위등이 있다. 특히 상기 같은 제어게이트 하부에 인접한 부유게이트 전위에 의한 특정 부유게이트 문턱전압에의 영향은 멀티레벨 셀(multi-level cell)의 경우 문제가 된다.
도 1은 종래 기술에 따른 플래시 메모리의 셀을 나타내는 사시도이다. 도 1을 참조하면, 반도체기판(10)에 활성영역을 한정하면서 일방향으로 형성된 소자분리막 패턴(40)이 배치된다. 수평적으로는 상기 소자분리막 패턴(40) 사이이며, 수직적으로는 상기 활성영역 상인 위치에 게이트산화막 패턴(20) 및 하부 부유게이트(30)가 차례로 배치된다. 상기 소자분리막 패턴(40)에 직교하는 게이트 층간절연막 패턴(60) 및 제어게이트(70)가 상기 소자분리막 패턴(40) 및 상기 하부 부유게이트(30) 상부에 형성된다. 상기 게이트 층간절연막 패턴(60) 및 상기 하부 부유게이트(30) 사이에는 상기 하부 부유게이트(30)의 전면 및 상기 소자분리막 패턴(40)의 가장자리 상부면을 덮는 상부 부유게이트(50)가 개재된다. 여기서 상부 부유게이트(50) 및 하부 부유게이트(30)는 부유게이트를 구성한다. 평면적으로 볼때, 상기 부유게이트는 사각형의 섬의 형태를 갖는다.
상기 구조체를 포함하는 플래시 메모리에 있어서, 특정 부유게이트의 문턱전압(Vth)이 -3V에서 2.6V로 변할 경우, 같은 워드라인 아래에 위치하면서 상기 특정 부유게이트와 인접한 부유게이트의 문턱전압의 변화는 시뮬레이션 결과 0.095V이다. 멀티레벨 셀의 경우 셀에 저장된 정보를 구분하기 위한 셀 준위의 폭 및 간격이 좁기때문에, 상기와 같은 간섭의 크기는 멀티레벨 셀의 제조에서 피해야할 문제점으로 대두된다.
도 2는 상기 문제점을 해결하기위해 또다른 종래기술에서 제시된 플래시 메모리의 셀을 나타내는 단면도이다. 도 2를 참조하면, 상기 도 1의 셀에 비해 부유게이트(31)는 수직한 측벽을 가지며 동시에 제어게이트(61)의 측벽하부가 게이트 산화막(21) 하부의 반도체기판에 인접하는 특징을 가진다. 즉 소자분리막 패턴(41)의 상부면은 상기 게이트 산화막(21)의 하부면보다 낮다. 또한 반도체기판(11) 및 상기 제어게이트(61) 사이에는 게이트층간절연막(51)만이 개재되는 영역(99)이 형성된다. 그 결과, 서로 이웃하는 부유게이트들 사이의 기생 커패시턴스(parastic capacitance)를 최소화시키는 장점을 가진다.
하지만 상기 영역(99)은 상기 제어게이트(61)와 상기 반도체기판(11)에 인가해준 전압의 차이로 인해 쉽게 손상되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 서로 이웃하는 부유게이트들 사이의 기생 커패시턴스를 최소화시키는 플래시 메모리를 제공하는데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 서로 이웃하는 부유게이트들 사이의 소자분리막을 리세스시키어 부유게이트들 사이의 기생 커패시턴스를 최소화시킬 수 있는 플래시 메모리 형성 방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 플래시 메모리를 제공한다. 이 셀은 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막 패턴, 상기 소자분리막 패턴 및 상기 활성영역의 상부를 가로지르는 제어게이트, 상기 제어게이트 및 상기 활성영역 사이에 개재되고 차례로 적층된 하부 부유게이트 및 상부 부유게이트로 구성되는 부유게이트 및 적어도 상기 제어게이트 아래에 위치하면서 서로 이웃하는 상부 부유게이트들 사이의 소자분리막 패턴이 리세스되어 형성된 오목영역을 포함한다. 상기 하부 부유게이트는 상기 활성영역과 동일한 폭을 갖고, 상기 상부 부유게이트는 상기 하부 부유게이트보다 넓은 폭을 갖는다. 상기 제어게이트는 상기 오목영역 내부까지 연장된 것을 특징으로 한다.
상기 제어게이트의 하부면은 적어도 인접한 상기 하부 부유게이트의 하부면보다 낮은 것이 바람직하다.
상기한 또다른 기술적 과제를 달성하기 위하여, 본 발명은 소자분리막 패턴을 리세스하여 오목영역을 형성하는 플래시 메모리 형성방법을 제공한다. 이 방법은 반도체기판 상에 차례로 적층된 게이트 산화막 패턴 및 제 1 도전막 패턴을 형성하고, 상기 제 1 도전막 패턴들 사이의 갭 영역 아래의 반도체기판을 식각하여 활성영역을 한정하는 트렌치 영역을 형성하고, 상기 트렌치 영역을 채우고 적어도 상기 제 1 도전막 패턴의 상부면까지 연장된 소자분리막 패턴을 형성하고, 상기 제 1 도전막 패턴의 전면 및 상기 제 1 도전막 패턴과 인접한 상기 소자분리막 패턴의 가장자리를 덮는 제 2 도전막 패턴을 형성하고, 상기 제 2 도전막 패턴 사이의 소자분리막 패턴을 식각하여 오목영역을 형성하고, 상기 오목영역이 형성된 결과물 전면에 게이트 층간절연막 및 제어게이트 도전막을 차례로 형성한 후, 상기 제어게이트 도전막, 상기 게이트 층간절연막, 상기 제 2 도전막 패턴 및 상기 제 1 도전막 패턴을 연속적으로 패터닝하여 상기 소자분리막 패턴을 가로지르는 제어게이트, 상기 제어게이트와 상기 활성영역 사이에 차례로 적층된 하부 부유게이트 및 상부 부유게이트를 형성하는 단계를 포함한다.
상기 오목영역을 채우는 제어게이트의 하부면은 적어도 상기 제 1 도전막 패턴의 하부면보다 낮도록 형성하는 것이 바람직하다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 3 내지 도 6은 본 발명의 바람직한 실시예에 따른 플래시 메모리 형성방법을 나타내는 단면도들이다.
도 3을 참조하면, 반도체 기판(100) 상에 차례로 적층된 게이트산화막, 제 1 도전막을 형성한다. 상기 제 1 도전막 상에 연마저지막을 더 형성하는 것이 바람직하다. 상기 연마저지막 및 제 1 도전막을 패터닝하여 연마저지막 패턴(도시하지않음) 및 제 1 도전막 패턴(120)을 형성한다. 그 결과, 상기 제 1 도전막 패턴(120) 사이에서 상기 게이트 산화막의 상부면은 노출된다. 이후, 상기 연마저지막 패턴을 식각마스크로 사용하여 상기 게이트산화막 및 반도체기판(100)을 식각함으로써, 게이트산화막 패턴(110) 및 트렌치 영역을 형성한다.
상기 트렌치 영역을 포함하는 반도체기판 상에 소자분리막을 형성한 후, 전면식각하여 소자분리막 패턴(130)을 형성한다. 상기 전면식각의 방법은 CMP 의 방법이 바람직하며, 또한 상기 연마저지막을 식각정지막으로 사용하는 것이 바람직하다. 또한 상기 연마저지막은 상기 소자분리막 패턴(130) 형성 후 제거하는 것이 바람직하다. 그 결과 상기 소자분리막 패턴(130)은 상기 트렌치 영역을 채우는 동시에 적어도 상기 제 1 도전막 패턴(120)의 상부면까지 연장된다.
상기 게이트산화막 패턴(110)은 열산화막으로 형성하는 것이 바람직하고, 상기 제 1 도전막 패턴(120)은 폴리실리콘으로 형성하는 것이 바람직하고, 상기 소자분리막 패턴(130)은 CVD 방식으로 증착되는 산화막인 것이 바람직하다. 또한 상기 연마저지막은 실리콘 질화막으로 형성하는 것이 바람직하다.
도 4를 참조하면, 상기 결과물 상에 제 2 도전막을 형성하고, 건식식각을 통해 상기 제 1 도전막 패턴(120)을 덮는 제 2 도전막 패턴(140)을 형성한다. 도시된 바와 같이 상기 제 2 도전막 패턴(140)은 경사지게 형성된다. 즉, 인접한 제 2 도전막 패턴 사이의 거리가 아래로 갈수록 점점더 감소한다. 이에 더하여, 상기 제 2 도전막 패턴(150)은 상기 소자분리막 패턴(130)의 가장자리 상부면을 덮도록 형성한다.
상기 제 2 도전막 패턴(140)은 상기 제 1 도전막 패턴(120)과 동일한 물질, 즉 폴리실리콘으로 형성하는 것이 바람직하다. 또한 상기 제 2 도전막 형성 전에, 상기 제 1 도전막 패턴(120) 상부에 잔존하는 자연산화막을 제거하기 위한 세정공정을 추가하는 것이 바람직하다.
도 5을 참조하면, 상기 제 2 도전막 패턴(140)을 식각마스크로 사용하여 상기 제 2 도전막 패턴(140) 사이에 노출된 상기 소자분리막 패턴(130)을 건식식각함으로써, 상기 소자분리막 패턴(130)이 리세스된 오목영역(150)을 형성한다. 상기 오목영역(150) 형성을 위한 식각은 실리콘에 대해 높은 식각선택비를 가지는 레서피를 사용하여 진행하는 것이 바람직하다.
상기 제 2 도전막 패턴(140)의 측면이 경사지게 형성되고 상기 제 2 도전막 패턴(140)을 식각마스크로 사용하여 상기 오목영역(150)이 형성되기 때문에, 도 5에 도시된 바와 같이, 상기 오목영역(150)의 바닥의 폭은 인접하는 제 2 도전막 패턴(140)의 상부측면들 사이의 거리보다 더 좁게 형성된다.
상기 제 2 도전막 패턴(140)의 측면이 경사지게 형성되고 상기 제 2 도전막 패턴(140)을 식각마스크로 사용하여 상기 오목영역(150)이 형성되기 때문에, 도 5에 도시된 바와 같이, 상기 오목영역(150)의 바닥의 폭은 인접하는 제 2 도전막 패턴(140)의 상부측면들 사이의 거리보다 더 좁게 형성된다.
상기 오목영역(150)은 종래 기술에서 발생하는 같은 워드라인 아래에 위치하는 인접 부유게이트 사이의 기생 커패시턴스를 최소화하기 위한 목적이므로, 상기 오목영역(150)의 깊이는 깊을수록 바람직하다. 반면, 상기 오목영역(150)의 매립을 위해서는 적당한 종횡비를 유지시킬 필요가 있다. 결국 상기 오목영역(150)의 깊이는 상기 두가지 요인을 고려하여 결정되는 것이 요구된다. 바람직하게는 상기 오목영역(150)의 하부면이 상기 게이트산화막 패턴(110)의 하부면보다 낮도록 형성한다.
상기 오목영역(150)을 형성하기위한 건식식각 공정은 상기 제 2 도전막 패턴(140)을 형성하는 패터닝에 이어서 연속적으로 실시될 수도 있다. 즉 제 2 도 전막 패턴(140) 형성을 위한 포토레지스트 패턴(도시하지않음)을 상기 오목영역(150) 형성을 위한 식각마스크로 계속 사용할 수도 있다.
도 6을 참조하면, 상기 오목영역(150)을 포함하는 반도체기판 상에 게이트 층간절연막 및 제어게이트 도전막을 차례로 형성한다. 그후 상기 제어게이트 도전막, 상기 게이트 층간절연막, 상기 제 2 도전막 패턴(140) 및 상기 제 1 도전막 패턴(130)을 차례로 식각하여, 각각 제어게이트(170), 게이트 층간절연막 패턴(160), 상부 부유게이트(141) 및 하부 부유게이트(121)를 형성하는 게이트 패터닝을 실시한다.
상기 게이트 패터닝은 상기 소자분리막 패턴(130)에 수직하는 방향으로 패턴을 형성하는 과정이다. 그 결과, 상기 상부 부유게이트(141) 및 하부 부유게이트(121)로 이루어진 부유게이트(190)는 전기적으로 절연된 섬형태가 된다. 또한 상기 부유게이트(190), 상기 게이트 층간절연막 패턴(160) 및 상기 제어게이트(170)는 게이트 패턴(200)을 구성한다.
도 7은 본 발명의 바람직한 실시예에 따른 플래시 메모리의 셀 영역의 일부를 나타내는 사시도이다.
도 7을 참조하면, 반도체기판(100) 상에 형성되는 소자분리막 패턴(130)은 활성영역을 한정하면서 일방향으로 배치된다. 그 결과 상기 활성영역은 상기 소자분리막 패턴(130)과 같은 방향을 갖는다. 게이트 층간절연막 패턴(160) 및 상기 게이트 층간절연막 패턴(160) 상에 적층된 제어게이트(170)는 상기 소자분리막 패턴(130)에 수직한 방향으로 배치된다.
상기 소자분리막 패턴(130) 사이이면서, 상기 활성영역 상에 게이트산화막 패턴(110) 및 하부 부유게이트(121)가 차례로 배치된다. 상기 게이트산화막 패턴(110) 및 상기 하부 부유게이트(121)는 상기 게이트 층간절연막 패턴(160) 및 상기 활성영역이 교차하는 영역에 한정되어 형성된다. 또한 상기 게이트산화막 패턴(110) 및 상기 하부 부유게이트(121)의 측벽은 상기 소자분리막 패턴(130)의 측벽과 접촉한다.
상부 부유게이트(141)는 상기 게이트 층간절연막 패턴(160)의 하부면에 의해 덮히면서 상기 하부 부유게이트(121) 및 상기 소자분리막 패턴(130)의 가장자리 일부를 덮는다. 상기 상부 부유게이트(141)는 상기 게이트 층간절연막 패턴(160) 및 상기 제어게이트(170)와 동일한 폭을 가진다. 또한 상기 상부 부유게이트(141)는 동일한 제어게이트(170) 하부의 인접한 또다른 상부 부유게이트(141)와는 이격된다.
상기 상부 부유게이트(141) 사이에는 상기 소자분리막 패턴(130) 상부면의 중심부가 리세스된 오목영역(150)이 형성된다. 상기 오목영역(150)은 상기 게이트 층간절연막 패턴(160) 및 상기 제어게이트(170)에 의해 채워진다. 상기 제어게이트(170)의 하부면은 상기 하부 부유게이트(121)의 하부면보다 낮은 것이 바람직하다. 이를 위해 상기 오목영역(150)의 하부면은 상기 게이트산화막 패턴(110)의 하부면보다 낮은 것이 바람직하다. 상기 오목영역(150)은 상기 제어게이트(170)들 사이에서도 형성될 수 있지만, 이경우 도전성 물질이 개재되지 않는 것이 바람직하다.
상기 하부 부유게이트(121) 및 상기 상부 부유게이트(141)는 부유게이트 (190)를 구성하고, 상기 부유게이트(190)는 폴리실리콘으로 형성되는 것이 바람직하다. 또한 상기 부유게이트(190), 상기 게이트층간절연막 패턴(160) 및 상기 제어게이트(170)은 게이트 패턴(200)을 형성한다. 상기 게이트층간절연막 패턴(160)은 ONO 막으로 형성되는 것이 바람직하고, 상기 제어게이트(170)는 차례로 적층된 폴리실리콘 및 실리사이드로 형성되는 것이 바람직하다.
본 발명에 따른 셀의 효과를 검증하기 위해 컴퓨터 시뮬레이션을 실시하였다. 시뮬레이션의 조건은 종래 기술과 본 발명의 경우 상기 오목영역(150)과 그것을 채우는 제어게이트(170)만 다를뿐 다른 요소들은 동일하다. 따라서 상기 오목영역(150)의 형성이 특정 부유게이트에 대한 인접한 부유게이트의 전위가 미치는 간섭의 영향을 상기 오목영역(150)만을 독립변수로하여 판단할 수 있다.
그 시뮬레이션의 결과, 동일한 제어게이트의 하부에 서로 이웃하는 부유게이트에 의한 기생 커패시턴스 및 전위 간섭의 크기는 종래기술의 경우 각각 1.36 ×10-18F 및 0.095V 였으나, 본 발명의 경우 각각 4.14 ×10-19 F 및 0.030 V 였다. 즉 기생 커패시턴스 및 전위 간섭의 크기 모두 ⅓ 정도의 감소효과를 나타내었다. 상기 결과는 특정 부유게이트의 문턱전압의 크기가 -3V에서 2.6V로 변할 경우, 같은 워드라인 내의 인접한 부유게이트에 대한 영향이다.
본 발명에 따른다면, 동일한 제어게이트의 하부에 위치하는 인접한 부유게이 트들 사이의 전위 간섭을 줄일 수 있다. 그 결과 고집적화되면서도 안정적인 동작 특성을 갖는 플래시 메모리를 생산할 수 있다.
Claims (13)
- 기판 상에 활성영역을 한정하는 소자분리막을 형성하고;상기 활성영역상에 부유게이트 패턴을 형성하고;이웃하는 부유게이트 패턴 사이의 소자분리막을 식각하여 상기 소자분리막에 오목영역을 형성하고;상기 오목영역을 채우면서 상기 소자분리막 및 상기 부유게이트 패턴을 가로지르는 제어게이트를 형성하는 것을 포함하는 플래시 메모리 형성 방법.
- 제1항에 있어서,상기 소자분리막을 형성하고 상기 부유게이트 패턴을 형성하는 것은:상기 기판 상에 상기 부유게이트 패턴을 위한 제1 도전막 패턴을 형성하고;상기 제1 도전막 패턴을 식각 마스크로 사용하여 노출된 기판을 식각하여 트렌치를 형성하고;상기 트렌치 내부에 절연물질을 채워 상기 소자분리막을 형성하고;상기 소자분리막의 가장자리 및 상기 제1 도전막 패턴을 덮는 제2 도전막 패턴을 형성하는 것을 포함하여 이루어지며,이때, 상기 부유게이트 패턴은 상기 제1 도전막 패턴 및 상기 제2 도전막 패턴으로 구성되는 것을 특징으로 하는 플래시 메모리 형성 방법.
- 제2항에 있어서,상기 오목영역은 상기 제2 도전막 패턴을 식각 마스크로 하여 노출된 소자분리막을 식각하는 것에 의해 형성되는 것을 특징으로 하는 플래시 메모리 형성 방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 오목영역은 그 하부면이 상기 기판의 상부면보다 더 낮도록 형성되는 것을 특징으로 하는 플래시 메모리 형성 방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 오목영역을 채우는 상기 제어게이트의 하부면은 상기 제1 도전막 패턴의 하부면보다 더 낮게 형성되는 것을 특징으로 하는 플래시 메모리 형성 방법.
- 기판에 형성되어 활성영역을 한정하며 오목영역을 갖는 소자분리막;상기 소자분리막의 오목영역 사이의 활성영역상에 형성된 부유게이트;상기 오목영역을 채우면서 상기 부유게이트 및 소자분리막을 가로지르는 제어게이트를 포함하는 플래시 메모리.
- 제6항에 있어서,상기 부유게이트는 차례로 적층된 하부 부유게이트 및 상부 부유게이트를 포함하고,상기 하부 부유게이트는 상기 활성영역의 폭과 동일하고 상기 상부 부유게이트는 상기 하부 부유게이트보다 더 넓은 것을 특징으로 하는 플래시 메모리.
- 제6항에 있어서,상기 부유게이트의 하부면은 상기 소자분리막의 상부면보다 낮고, 상기 부유게이트의 상부면은 상기 소자분리막의 상부면보다 높은 것을 특징으로 하는 플래시 메모리.
- 제8항에 있어서,상기 부유게이트는 상기 소자분리막의 가장자리를 덮는 것을 특징으로 하는 플래시 메모리.
- 제6항 내지 제9항 중 어느 한 항에 있어서,상기 오목영역을 채우는 제어게이트의 하부면은 상기 부유게이트의 하부면보다 낮은 것을 특징으로 하는 플래시 메모리.
- 제6항 내지 제9항 중 어느 한 항에 있어서,상기 부유게이트는 게이트절연막에 의해서 상기 활성영역과 절연되고, 게이트층간절연막에 의해서 상기 제어게이트와 절연되며,상기 제어게이트는 상기 게이트층간절연막을 개재하여 상기 오목영역을 채우는 것을 특징으로 하는 플래시 메모리.
- 제11항에 있어서,상기 오목영역의 하부면은 상기 게이트절연막의 하부면보다 낮은 것을 특징으로 하는 플래시 메모리.
- 제6항 내지 제9항 중 어느 한 항에 있어서,상기 오목영역의 바닥의 폭은 인접하는 부유게이트의 상부측면들 사이의 거리보다 작은 것을 특징으로 하는 플래시 메모리.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010027290A KR100598092B1 (ko) | 2001-05-18 | 2001-05-18 | 플래시 메모리 및 그 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010027290A KR100598092B1 (ko) | 2001-05-18 | 2001-05-18 | 플래시 메모리 및 그 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020088554A KR20020088554A (ko) | 2002-11-29 |
| KR100598092B1 true KR100598092B1 (ko) | 2006-07-07 |
Family
ID=27705444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010027290A KR100598092B1 (ko) | 2001-05-18 | 2001-05-18 | 플래시 메모리 및 그 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100598092B1 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6762092B2 (en) | 2001-08-08 | 2004-07-13 | Sandisk Corporation | Scalable self-aligned dual floating gate memory cell array and methods of forming the array |
| US6894930B2 (en) | 2002-06-19 | 2005-05-17 | Sandisk Corporation | Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND |
| AU2003237515A1 (en) | 2002-06-19 | 2004-01-06 | Sandisk Corporation | Deep wordline trench to shield cross coupling between adjacent cells for scaled nand |
| US7812375B2 (en) | 2003-05-28 | 2010-10-12 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of fabricating the same |
| KR100843244B1 (ko) | 2007-04-19 | 2008-07-02 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| KR100556527B1 (ko) | 2004-11-04 | 2006-03-06 | 삼성전자주식회사 | 트렌치 소자 분리막 형성 방법 및 불휘발성 메모리 장치의제조 방법 |
| US7745285B2 (en) | 2007-03-30 | 2010-06-29 | Sandisk Corporation | Methods of forming and operating NAND memory with side-tunneling |
| CN110085516B (zh) * | 2019-05-28 | 2022-03-18 | 上海华力微电子有限公司 | 半导体器件的形成方法 |
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-
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- 2001-05-18 KR KR1020010027290A patent/KR100598092B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20020088554A (ko) | 2002-11-29 |
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