KR20100054469A - 플래시 메모리 소자의 게이트 패턴 형성방법 - Google Patents

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Abstract

본 발명은 단채널 효과 및 커플링 비를 개선할 수 있는 플래시 메모리 소자의 게이트 패턴 형성방법에 관한 것이다.
본 발명에 따른 반도체 소자의 평행하게 교호적으로 정의된 활성 영역 및 소자 분리 영역을 포함하는 반도체 기판의 상부에 게이트 트렌치 마스크를 형성하는 단계, 게이트 트렌치 마스크의 양측벽에 스페이서를 형성하는 단계, 게이트 트렌치 마스크 및 스페이서를 식각 베리어로 반도체 기판을 식각하여 반도체 기판에 게이트 트렌치를 형성하는 단계, 게이트 트렌치 마스크 사이에서 이웃하는 스페이서들 사이에 플로팅 게이트를 형성하는 단계, 플로팅 게이트 상부에 유전체막을 형성하는 단계, 및 유전체막의 상부에 컨트롤 게이트를 형성하는 단계를 포함한다.
커플링 비, 다마신 공정, 유효 채널 길이

Description

플래시 메모리 소자의 게이트 패턴 형성방법{Manufacturing method of gate pattern for flash memory device}
본 발명은 플래시 메모리 소자의 게이트 패턴 형성방법에 관한 것으로서, 특히 단채널 효과 및 커플링 비를 개선할 수 있는 플래시 메모리 소자의 게이트 패턴 형성방법에 관한 것이다.
반도체 소자가 고집적화되면서 반도체 소자를 구성하는 패턴의 선폭이 50nm이하로 계속 줄어들고 있는 추세이다. 이와 같이 패턴의 폭이 좁아짐에 따라 반도체 소자를 구성하는 트랜지스터의 게이트 패턴의 폭도 줄어들고 있다.
도 1은 종래 플래시 메모리 소자의 게이트 패턴을 나타내는 단면도이다.
도 1을 참조하면, 플래시 메모리 소자의 게이트 패턴은 반도체 기판(1)의 활성 영역 상에 형성된 게이트 절연막(9) 상부에 형성되며, 플로팅 게이트(11a), 유전체막(13a) 및 컨트롤 게이트(15a)가 적층된 스택(stack)형 구조로 형성된다. 이러한 게이트 패턴 양측의 반도체 기판(1)에는 불순물 이온이 주입되어 접합 영역이 형성된다. 접합 영역은 소스 및 드레인을 포함한다. 이러한 접합 영역의 형성으로 게이트 패턴 하부의 반도체 기판(1), 즉 접합 영역 사이의 반도체 기판(1)에는 채널영역 정의된다. 이러한 채널의 길이(ℓg)는 반도체 소자의 집적도가 증가하면서 게이트 패턴의 폭이 좁아짐에 따라 급격히 감소하고 있는 추세이다. 이러한 채널 길이(ℓg)의 감소로 인하여 단채널 효과(short channel effect)에 따라 문턱 전압이 급격히 감소하며, 동시에 핫-캐리어(hot-carrier) 효과가 심하게 발생한다. 단채널 효과 및 핫 캐리어 효과는 불순물이 주입된 접합 영역의 깊이와 관련이 있기 때문에 접합 영역 깊이가 얕은 모스형 전계효과 트랜지스터를 도입하는 방안이 제안된 바 있다. 접합 영역의 깊이를 얕게 형성하기 위해 게이트 패턴의 측벽에 인접한 반도체 기판(1)에 불순물이 저농도로 주입된 LDD(Lightly Doped Drain) 구조의 모스형 전계 효과 트랜지스터를 도입하는 방안이 제안된바 있다. 그러나 LDD 구조의 모스형 전계 효과 트랜지스터에서도 반도체 소자가 고집적화될수록 단채널 효과가 발생하여 문턱 전압의 조절이 어렵다. 이 경우, 문턱 전압을 안정적으로 획득하기 위해서, 소스/드레인에서 채널에 미치는 공핍층의 영향을 감소시켜야 한다. 그 일환으로 채널 영역의 불순물 농도를 높이는 방법이 제안된 바 있으나, 문턱 전압이 너무 높아져서 플래시 메모리 소자의 동작이 어려워진다.
이와 같이 단채널 효과를 개선하기 위해 다양한 방안이 개발되고 있으나, 그 기술에는 한계가 있으므로 다른 방법으로 단채널 효과를 개선할 수 있는 방안이 필요하다.
한편, 반도체 소자가 고집적화되면서 패턴의 폭이 좁아짐에 따라 반도체 소자의 동작 속도가 저하되는 문제점이 있다. 플래시 메모리 소자의 경우 동작 속도의 개선을 위해서 플로팅 게이트(11a)와 컨트롤 게이트(15a)의 접촉 면적을 넓혀 플로팅 게이트(11a)와 컨트롤 게이트(15a) 간 커플링 비를 개선하는 방안이 요구된다.
본 발명은 단채널 효과 및 커플링 비를 개선할 수 있는 플래시 메모리 소자의 게이트 패턴 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 평행하게 교호적으로 정의된 활성 영역 및 소자 분리 영역을 포함하는 반도체 기판의 상부에 게이트 트렌치 마스크를 형성하는 단계, 게이트 트렌치 마스크의 양측벽에 스페이서를 형성하는 단계, 게이트 트렌치 마스크 및 스페이서를 식각 베리어로 반도체 기판을 식각하여 반도체 기판에 게이트 트렌치를 형성하는 단계, 게이트 트렌치 마스크 사이에서 이웃하는 스페이서들 사이에 플로팅 게이트를 형성하는 단계, 플로팅 게이트 상부에 유전체막을 형성하는 단계, 및 유전체막의 상부에 컨트롤 게이트를 형성하는 단계를 포함한다.
스페이서를 형성하는 단계는 게이트 트렌치 마스크를 포함한 반도체 기판의 상부에 산화막을 형성하는 단계, 및 산화막을 비등방성방법으로 식각하는 단계를 포함한다.
스페이서의 상부는 스페이서의 하부보다 좁은 폭으로 형성된다.
게이트 트렌치는 활성 영역에 활성 영역과 나란한 방향으로 다수 형성된다.
플로팅 게이트의 상면의 폭은 게이트 트렌치 내부에 형성된 플로팅 게이트의 폭보다 넓게 형성된다.
플로팅 게이트를 형성하는 단계 이후에, 게이트 트렌치 하드 마스크 및 스페이서를 제거하는 단계를 더욱 포함한다.
플로팅 게이트를 형성하는 단계는, 게이트 트렌치 마스크 사이에서 이웃하는 스페이서들 사이에 도전막을 형성하는 단계, 및 게이트 트렌치 마스크를 식각 베리어로 도전막에 평탄화 공정을 수행하는 단계를 포함한다.
본 발명은 다마신 공정을 이용하여 상부로 갈수롤 넓은 폭으로 형성되고, 하부가 반도체 기판의 트렌치에 매립된 형태인 플로팅 게이트를 형성하므로 플로팅 게이트의 상부 및 하부 사이에 미스 얼라인이 발생하는 것을 방지할 수 있다.
또한 본 발명은 플로팅 게이트의 하부를 반도체 기판에 형성된 게이트 트렌치 내부에 형성하므로 유효 채널의 길이(effective channel length)를 확보하여 단채널 효과를 개선할 수 있다.
그리고 본 발명은 컨트롤 게이트와 접하는 플로팅 게이트의 상부 폭을 하부보다 넓게 형성할 수 있으므로 커플링비를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하 도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명에 따른 플래시 메모리 소자의 게이트 패턴을 설명하기 위한 레이 아웃도이다. 플래시 메모리 소자의 셀 어레이는 트렌치 또는 소자 분리막이 형성되는 소자 분리 영역(B)과 활성 영역(A)을 포함한다. 소자 분리 영역(B)과 활성 영역(A)은 평행하게 교호적(alternately)으로 정의된다. 또한 플래시 메모리 소자의 셀 어레이는 스트링 구조를 포함한다. 스트링 구조는 비트라인에 드레인이 연결되는 드레인 셀렉트 트랜지스터, 공통 소스 라인에 소스가 연결되는 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀을 포함한다. 이러한 스트링 구조는 평행하게 형성되며, 소자 분리막을 경계로 전기적으로 격리되어 다수 개가 형성된다. 이러한 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 및 메모리 셀 각각의 게이트 패턴들은 소자 분리 영역(B) 및 활성영역(A)에 교차되는 방향으로 형성된 게이트 라인(GL)을 통해 연결된다. 게이트 라인(GL)은 소스 셀렉트 트랜지스터의 게이트를 연결하는 소스 셀렉트 라인과, 드레인 셀렉트 트랜지스터의 게이트를 연결하는 드레인 셀렉트 라인과, 메모리 셀의 게이트를 연결하는 워드 라인들 포함한다.
도 3a 내지 도 3f는 도 2에 도시된 선 "I-I'"방향을 따라 절취하여 본 발명에 따른 플래시 메모리 소자의 제조방법을 순차적으로 나타낸 단면도들이다.
도 2 및 도 3a를 참조하면, 반도체 기판(101)을 타겟으로 벌크(bulk)(예를 들어, P웰 또는 N웰)구조를 형성하기 위한 불순물 이온을 주입하고, 문턱 전압 조 절용 이온을 주입하는 공정을 실시한다.
도면에 도시하진 않았으나, 반도체 기판(101)의 소자 분리 영역(B)을 식각하여 반도체 기판(101)에 소자 분리 트렌치(trench)를 형성한 후, 소자 분리 트렌치의 내부에 산화막을 채워 소자 분리막을 형성할 수 있다. 이러한 소자 분리막의 형성으로 소자 분리막과 평행하게 교호적으로 활성영역(A)이 정의된다.
도 2 및 도 3b를 참조하면, 반도체 기판(101)의 상부에 게이트 트렌치 하드 마스크(103)를 형성한다. 게이트 트렌치 하드 마스크(103)는 활성 영역(A)에 게이트 트렌치들이 형성될 영역을 정의하기 위한 패턴으로 형성된다. 이러한, 게이트 트렌치 하드 마스크(103)는 반도체 기판(101)의 상부에 산화막을 이용하여 형성할 수 있다. 구체적으로 설명하면, 게이트 트렌치 하드 마스크(103)는 반도체 기판(101)의 상부에 산화막 및 포토레지스트패턴(미도시)을 형성하고 포토레지스트 패턴을 식각베리어로 이용한 식각 공정으로 산화막을 식각함으로써 형성할 수 있다. 여기서, 포토레지스트 패턴은 산화막의 상부에 포토레지스트막을 적층한 후, 노광 및 현상공정을 포함하는 포토리쏘그래피 공정을 실시함으로써 형성할 수 있다. 이러한 포토레지스트 패턴은 게이트 트렌치 하드 마스크(103)를 형성하기 위한 식각 공정 중 제거되거나, 별도의 공정을 통해 제거될 수 있다.
도 2 및 도 3c를 참조하면, 게이트 트렌치 하드 마스크(103)의 측벽에 스페이서(105)를 형성한다.
스페이서(105)는 게이트 트렌치가 형성될 영역을 재정의할 뿐 아니라, 플로팅 게이트의 상부의 폭을 정의한다. 보다 상세히 하면, 후속 공정에서 형성될 플 로팅 게이트는 트렌치 내부에 형성되는 하부와 플로팅 게이트 하부 상에 연결되어 형성되며 반도체 기판(101)보다 돌출되게 형성된 상부로 구분될 수 있다. 이 때, 플로팅 게이트 하부의 폭은 게이트 트렌치의 폭에 의해 정의되며, 게이트 트렌치의 폭은 게이트 트렌치 하드 마스크(103) 사이에서 이웃한 스페이서(105)들의 하부 간격에 의해 정의된다. 즉, 플로팅 게이트 하부의 폭은 게이트 트렌치 하드 마스크(103) 사이에서 이웃한 스페이서(105)들의 하부 간격에 의해 정의된다고 할 수 있다. 또한, 플로팅 게이트 상부의 폭은 게이트 트렌치 하드 마스크(103) 사이에서 이웃한 스페이서(105)들의 상부 간격에 의해 정의된다. 반도체 소자의 고집적화에 따라 활성 영역(A)의 폭이 좁아지면서, 게이트 트렌치가 형성될 영역 또한 좁아지고 있으므로 스페이서(105)들의 하부 간격은 활성 영역(A)의 폭 제한에 따라 좁게 형성된다. 이에 따라 스페이서(105)들의 하부 간격에 의해 정의되는 게이트 트렌치 내부에 형성될 플로팅 게이트의 하부도 좁게 형성된다. 이 때, 플로팅 게이트의 상부가 플로팅 게이트의 하부와 동일한 폭으로 형성되면, 후속 공정에서 형성될 컨트롤 게이트와 접촉 면적이 감소하여 커플링비가 감소할 수 있다. 이를 개선하기 위해 본 발명에서는 플로팅 게이트의 상부가 플로팅 게이트의 하부보다 넓은 폭으로 형성될 수 있도록 스페이서(105)를 형성하는 것이 바람직하다. 보다 구체적으로 설명하면, 게이트 트렌치 하드 마스크(103) 사이에서 이웃한 스페이서(105)들의 간격은 상부로 갈수록 넓게 형성되는 것이 바람직하다. 이하, 게이트 트렌치 하드 마스크(103) 사이에서 이웃한 스페이서(105)들의 간격이 상부로 갈수록 넓어질 수 있도록 형성하는 방법에 대해 상세히 설명한다.
스페이서(105)는 게이트 트렌치 하드 마스크(103)를 포함한 반도체 기판(101)의 상부에 산화막을 증착하고 에치-백(etch-back) 공정으로 게이트 트렌치 하드 마스크(103)의 상부 및 반도체 기판(101)의 상부에 형성된 산화막을 제거함으로써 형성할 수 있다. 산화막은 10Å 내지 100Å의 두께로 형성되는 것이 바람직하다. 에치-백 공정은 비등방성 식각으로 실시되는 것이 바람직하다. 비등방성 식각 공정으로 형성된 스페이서(105)는 비등방성 식각 공정의 특성상 그 상부가 하부보다 더 많이 식각되어 상부로 갈수록 좁은 폭으로 형성된다. 이에 따라, 게이트 트렌치 하드 마스크(103) 사이에서 이웃한 스페이서(105)들의 간격은 상부로 갈수록 넓어질 수 있다.
도 2 및 도 3d를 참조하면, 스페이서(105) 및 게이트 하드 마스크(103)를 식각 베리어로 이용한 식각 공정으로 반도체 기판(101)의 활성영역(A)을 식각하여 활성영역(A)에 활성 영역(A)과 나란한 방향으로 다수의 게이트 트렌치(107)들을 형성한다. 게이트 트렌치(107)는 유효 채널의 길이를 확보하기 위해 형성된 것으로서, 100Å 내지 300Å의 두께로 형성되는 것이 바람직하다.
도 2 및 도 3e를 참조하면, 도 3d에 도시된 게이트 트렌치(107)의 표면에 게이트 절연막(109)을 형성한다. 이후, 게이트 트렌치(107) 및 게이트 하드 마스크(103) 사이에서 이웃한 스페이서(105)들 사이의 공간이 매립될 수 있도록 게이트 절연막(109), 게이트 하드 마스크(103) 및 스페이서(105)를 포함한 반도체 기판(101)의 상부에 제1 도전막을 형성한다. 제1 도전막은 플로팅 게이트용 도전막으로서 폴리 실리콘을 이용하여 형성할 수 있다. 이러한 제1 도전막 형성 후, 화 학적 기계적 연마(Chemical Mechanical Polishing : CMP)방법을 이용하여 게이트 하드 마스크(103)가 노출될 때까지 평탄화 공정을 실시한다. 즉, 게이트 하드 마스크(103)는 평탄화 공정 진행시 평탄화 공정이 정지되도록 하는 식각 베리어 역할을 한다. 상술한 평탄화 공정의 결과, 제1 도전막이 게이트 트렌치(107) 및 게이트 하드 마스크(103) 사이에서 이웃한 스페이서(105)들 사이의 공간에만 남아 셀 단위로 전기적으로 격리되어 플로팅 게이트(111a)가 형성된다. 이와 같이 플로팅 게이트(111a)는 게이트 트렌치(107) 및 게이트 하드 마스크(103) 사이에서 이웃한 스페이서(105)들 사이의 공간과 같이 미리 정의된 다마신 패턴 내부에 형성된다. 따라서 본 발명에서는 게이트 트렌치(107) 내부에 형성되는 플로팅 게이트(111a)의 하부와 반도체 기판(101)보다 높게 형성되는 플로팅 게이트(111a)의 상부 사이에 미스 얼라인이 발생하는 현상을 방지할 수 있다. 이에 따라 본 발명은 플로팅 게이트(111a)의 하부와 플로팅 게이트(111a)의 상부 사이의 미스 얼라인에 의해 유발되는 문턱 전압(Vt)분포 증가문제를 개선할 수 있다.
도 2 및 도 3f를 참조하면, 도 3e에 도시된 게이트 하드 마스크(103) 및 스페이서(105)를 제거하고, 플로팅 게이트(111a)를 포함하는 반도체 기판(101)의 상부에 유전체막 및 제2 도전막을 적층한다. 유전체막은 산화막/질화막/산화막이 적층된 구조로 형성될 수 있다. 제2 도전막은 컨트롤 게이트용 도전막으로서, 폴리 실리콘막, 금속막, 및 금속 실리사이드막 중 어느 하나로 이루어진 단일막으로 형성되거나, 적어도 둘이상의 적층으로 이루어진 다층막으로 형성될 수 있다.
이어서 유전체막 및 제2 도전막을 활성영역(A)에 교차되는 방향으로 패터닝 하여 유전체패턴(113a) 및 컨트롤 게이트(115a)를 형성한다. 컨트롤 게이트(115a)는 평행한 방향의 활성영역(A)에 형성된 플로팅 게이트(111a)들을 연결하는 게이트 라인(GL)이 된다. 이 때, 컨트롤 게이트(115a)는 플로팅 게이트(111a)의 하부의 폭(d1)보다 넓은 폭(d2)으로 형성된 플로팅 게이트(111a)의 상부면과 접하므로 커플링 비가 개선된다.
이와 같이 본 발명에서 플로팅 게이트는 반도체 기판을 식각하여 형성된 게이트 트렌치 내부에 형성되므로 유효 채널의 길이(effective channel length)가 플로팅 게이트의 저면에 접하는 활성 영역에 한정되는 것이 아니라, 플로팅 게이트의 측면에 접하는 활성 영역까지 연장될 수 있다. 이로서 본 발명은 반도체 소자의 고집적화에 따라 활성 영역의 폭이 제한되더라도 유효 채널 길이를 확보하여 단채널 효과를 개선할 수 있다.
또한 본 발명에서 컨트롤 게이트와 접하는 플로팅 게이트의 상부 폭을 하부보다 넓게 형성할 수 있으므로 커플링비를 개선할 수 있다.
그리고 본 발명은 다마신 공정을 이용하여 상부로 갈수롤 넓은 폭으로 형성되고, 하부가 반도체 기판의 트렌치에 매립된 형태인 플로팅 게이트를 형성하므로 플로팅 게이트의 상부 및 하부 사이에 미스 얼라인이 발생하는 것을 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 플래시 메모리 소자의 게이트 패턴을 설명하기 위한 단면도.
도 2는 본 발명에 따른 플래시 메모리 소자의 게이트 패턴을 설명하기 위한 레이 아웃도.
도 3a 내지 도 3f는 도 2에 도시된 선 "I-I'"방향을 따라 절취하여 본 발명에 따른 플래시 메모리 소자의 제조방법을 순차적으로 나타낸 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 게이트 트렌치 하드 마스크
105 : 스페이서 107 : 게이트 트렌치
109 : 게이트 절연막 111a : 플로팅 게이트
113a : 유전체막 115a : 컨트롤 게이트
A : 활성 영역 B : 소자 분리 영역

Claims (7)

  1. 평행하게 교호적으로 정의된 활성 영역 및 소자 분리 영역을 포함하는 반도체 기판의 상부에 게이트 트렌치 마스크를 형성하는 단계;
    상기 게이트 트렌치 마스크의 양측벽에 스페이서를 형성하는 단계;
    상기 게이트 트렌치 마스크 및 상기 스페이서를 식각 베리어로 상기 반도체 기판을 식각하여 상기 반도체 기판에 게이트 트렌치를 형성하는 단계;
    상기 게이트 트렌치 마스크 사이에서 이웃하는 상기 스페이서들 사이에 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트 상부에 유전체막을 형성하는 단계; 및
    상기 유전체막의 상부에 컨트롤 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 게이트 패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 스페이서를 형성하는 단계는
    상기 게이트 트렌치 마스크를 포함한 상기 반도체 기판의 상부에 산화막을 형성하는 단계; 및
    상기 산화막을 비등방성방법으로 식각하는 단계를 포함하는 플래시 메모리 소자의 게이트 패턴 형성방법.
  3. 제 1 항 또는 제 2 항 중 어느 한 항에 있어서,
    상기 스페이서의 상부는 상기 스페이서의 하부보다 좁은 폭으로 형성되는 플래시 메모리 소자의 게이트 패턴 형성방법.
  4. 제 1 항에 있어서,
    상기 게이트 트렌치는 상기 활성 영역에 상기 활성 영역과 나란한 방향으로 다수 형성되는 플래시 메모리 소자의 게이트 패턴 형성방법.
  5. 제 1 항에 있어서,
    상기 플로팅 게이트의 상면의 폭은 상기 게이트 트렌치 내부에 형성된 상기 플로팅 게이트의 폭보다 넓게 형성되는 플래시 메모리 소자의 게이트 패턴 형성방법.
  6. 제 1 항에 있어서,
    상기 플로팅 게이트를 형성하는 단계 이후에,
    상기 게이트 트렌치 하드 마스크 및 상기 스페이서를 제거하는 단계를 더욱 포함하는 플래시 메모리 소자의 게이트 패턴 형성방법.
  7. 제 1 항에 있어서,
    상기 플로팅 게이트를 형성하는 단계는,
    상기 게이트 트렌치 마스크 사이에서 이웃하는 상기 스페이서들 사이에 도전막을 형성하는 단계; 및
    상기 게이트 트렌치 마스크를 식각 베리어로 상기 도전막에 평탄화 공정을 수행하는 단계를 포함하는 플래시 메모리 소자의 게이트 패턴 형성방법.
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