KR101907694B1 - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 기술은 반도체 소자의 신뢰성을 개선할 수 있는 반도체 소자 및 그 제조방법에 관한 것으로, 반도체 기판 상에 형성된 층간 절연막; 상기 층간 절연막을 관통하여 상기 반도체 기판에 접촉된 도전막 패턴; 상기 도전막 패턴의 측벽을 감싸며 형성된 측벽 절연막; 및 상기 반도체 기판과 상기 측벽 절연막 사이에 형성된 베리어막을 포함하는 반도체 소자 및 그 제조 방법을 포함한다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 반도체 소자의 신뢰성을 개선할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자를 구성하는 패턴들 중 일부 패턴은 절연막을 식각하여 리세스 영역을 형성하고 리세스 영역을 도전막으로 채워서 형성할 수 있다. 이 때 절연막은 하부 패턴들이 형성된 반도체 기판 상부에 하부 패턴들 사이를 채울 수 있을 만큼 충분한 두께로 형성될 수 있다. 그러나, 반도체 소자의 고집적화를 위해 반도체 소자를 구성하는 패턴들 사이의 간격이 좁아지면서 하부 패턴들 사이를 채우는 절연막 내에 보이드(void)가 발생할 수 있다. 이러한 보이드는 반도체 소자의 결함을 유발할 수 있다.
이하, 서로 이격된 다수의 콘택 플러그를 형성하는 공정을 예로 들어 종래 기술의 문제점에 대해 보다 구체적으로 설명한다.
다수의 콘택 플러그를 형성하기 위해 먼저, 접합 영역을 포함하는 반도체 기판 상에 절연막을 형성한다. 접합 영역은 반도체 기판 상에 형성된 게이트 패턴들 사이의 반도체 기판 내에 형성된다. 절연막은 게이트 패턴들 사이의 공간을 채울 수 있을 만큼 충분한 두께로 게이트 패턴들을 덮도록 형성될 수 있다.
이 후, 게이트 패턴 사이의 절연막을 식각하여 접합 영역을 노출시키며 서로 이격된 다수의 콘택홀을 형성한다. 콘택홀은 반도체 기판의 상부면에 대해 수직한 방향을 따라 깊게 형성될 수 있다. 절연막 내에 보이드가 존재하는 경우, 보이드에 의해 인접한 콘택홀들끼리 연결되는 문제가 발생할 수 있다. 이에 따라, 후속 공정에서 콘택홀 내부를 도전막으로 채워 콘택 플러그를 형성하면, 절연막의 보이드 내에도 도전막이 채워져 인접한 콘택 플러그들끼리 물리적 또는 전기적으로 연결되는 문제가 발생할 수 있다.
상술한 문제를 개선하기 위해 다양한 방안이 제안되고 있으나, 새로이 제시된 방식에 의해 또 다른 문제가 야기되어 반도체 소자의 신뢰성이 저하될 수 있다.
본 발명의 실시 예는 반도체 소자의 신뢰성을 개선할 수 있는 반도체 소자 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자는 반도체 기판 상에 형성된 층간 절연막; 상기 층간 절연막을 관통하여 상기 반도체 기판에 접촉된 도전막 패턴; 상기 도전막 패턴의 측벽을 감싸며 형성된 측벽 절연막; 및 상기 반도체 기판과 상기 측벽 절연막 사이에 형성된 베리어막을 포함한다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 식각하여 상기 반도체 기판의 일부 영역을 노출하는 리세스 영역을 형성하는 단계; 상기 반도체 기판의 노출된 영역 표면을 따라 베리어막을 형성하는 단계; 상기 베리어막이 형성된 전체 구조의 표면을 따라 측벽 절연막을 형성하는 단계; 상기 리세스 영역의 바닥면을 통해 상기 반도체 기판이 노출되도록 상기 측벽 절연막 및 상기 베리어막을 식각하는 단계; 및 상기 리세스 영역 내부에 상기 반도체 기판에 접촉된 도전막 패턴을 형성하는 단계를 포함한다.
본 기술은 측벽 절연막과 반도체 기판 사이에 베리어막을 형성하여 측벽 절연막과 반도체 기판이 직접 접촉되지 않도록 함으로써 측벽 절연막을 구성하는 물질에 의해 야기되는 반도체 소자의 신뢰성을 저하를 줄일 수 있다.
도 1a 내지 도 1j는 본 발명의 제1 실시 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2c는 본 발명의 제2 실시 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2c는 본 발명의 제2 실시 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1j는 본 발명의 제1 실시 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 게이트 패턴(G)을 형성하고, 게이트 패턴(G)들 사이의 반도체 기판(101)에 불순물을 주입하여 제1 접합 영역(101a)을 형성한다. 이하, 게이트 패턴(G) 및 제1 접합 영역(101a)을 형성하는 방법에 대해 일례를 들어 보다 구체적으로 설명한다.
NAND 플래시 메모리 소자를 예로 들면, 게이트 패턴(G)은 반도체 기판(101) 상에 형성된 게이트 절연막(103), 게이트 절연막(103) 상에 형성된 플로팅 게이트막(105), 플로팅 게이트막(105) 상에 형성된 유전체막(107), 유전체막(107) 상에 형성된 컨트롤 게이트막(109)을 포함한다.
상술한 적층 구조의 게이트 패턴(G)을 형성하기 위해 먼저, 반도체 기판(101) 상부에 게이트 절연막(103)을 형성한다. 게이트 절연막(103)은 메모리 셀 트랜지스터가 형성되는 영역에서 터널 절연막으로서 이용될 수 있다. 설명의 편의상 도면에서는 셀렉트 트랜지스터가 형성되는 영역만을 도시하였다. 이 후, 게이트 절연막(103) 상에 플로팅 게이트막(105)을 형성한다. 플로팅 게이트막(105)은 폴리 실리콘층으로 형성될 수 있다.
이어서, 소자 분리 영역을 정의하는 소자 분리 마스크를 식각 마스크로 사용하는 식각 공정으로 플로팅 게이트막(105)을 식각한다. 이로써, 플로팅 게이트막(105)은 평행한 다수의 라인 패턴들로 패터닝된다.
계속해서, 게이트 절연막(103) 및 반도체 기판(101)을 식각하여 평행한 라인 형태의 트렌치들(미도시)을 소자 분리 영역에 형성한다. 이 후, 트렌치들이 채워지도록 절연막이 형성되고, 절연막이 트렌치들 내부 및 트렌치들 상에만 잔류되도록 소자 분리 마스크 상부의 절연막이 제거된다. 이로써, 소자 분리막(미도시)이 형성된다.
소자 분리 마스크 제거 후, 전체 구조 상에 유전체막(107)을 형성한다. 유전체막(107)은 산화막/질화막/산화막의 적층 구조로 형성되며, 산화막이나 질화막이 이들보다 높은 유전상수값을 갖는 절연막으로 대체될 수 있다. 셀렉트 트랜지스터의 게이트 패턴(G)이 형성될 영역에서 유전체막(107)의 일부가 식각된다. 이로 인해, 셀렉트 트랜지스터의 게이트 패턴(G)이 형성될 영역에서 플로팅 게이트막(105) 일부가 노출된다.
이어서, 유전체막(107) 상부에 컨트롤 게이트막(109)을 형성한다. 컨트롤 게이트막(109)은 폴리 실리콘막, 금속막, 금속 실리사이드막 중 적어도 어느 하나를 포함하는 단일막 또는 다층막으로 형성될 수 있다.
컨트롤 게이트막(109) 상부에 소자 분리막에 교차하는 방향을 따르는 하드 마스크 패턴(111)을 형성한다. 이 후, 하드 마스크 패턴(111)을 식각 베리어로 컨트롤 게이트막(109), 유전체막(107), 및 플로팅 게이트막(105)을 식각한다. 이 때, 게이트 절연막(103)이 더 식각될 수 있다. 그 결과, 반도체 기판(101) 상에는 다수의 게이트 패턴들(G)이 형성된다.
이어서, 게이트 패턴들(G) 사이의 반도체 기판(101) 내에 일정 깊이로 불순물을 주입하여 제1 접합 영역(101a)을 형성한다.
도 1b를 참조하면, 게이트 패턴(G)이 형성된 전체 구조의 표면을 따라 스페이서막(113)을 형성할 수 있다. 스페이서막(113)은 LDD(Lightly Doped Drain)영역을 정의하기 위해 형성된 막일 수 있으며, 산화막을 증착하여 형성할 수 있다.
도 1c를 참조하면, 스페이서막(113)을 에치-백 등의 식각 공정으로 식각하여 게이트 패턴(G) 사이의 제1 접합 영역(101a)을 노출시킨다. 이 때, 스페이서막(113)은 게이트 패턴(G)의 측벽에 스페이서(113a)로서 잔류한다. 이러한 스페이서(113a)와 게이트 패턴(G)을 이온 주입 베리어로 하여 스페이서(113a) 사이의 제1 접합 영역(101a)의 일부 영역에 제1 접합 영역(101a)에 주입된 불순물보다 고농도의 불순물을 주입하는 공정을 더 실시할 수 있다. 이로써, 고농도의 불순물이 주입되지 않는 제1 접합 영역(101a)은 LDD영역으로서 정의될 수 있다.
도 1d를 참조하면, 스페이서(113a)가 형성된 전체 구조의 표면을 따라 식각 정지막(115)을 형성할 수 있다. 식각 정지막(115)은 질화막으로 형성할 수 있다. 식각 정지막(115)은 후속 층간 절연막 식각 공정시 게이트 패턴(G)이 노출되는 것을 방지하는 역할을 할 수 있다.
도 1e를 참조하면, 식각 정지막(115)이 형성된 전체 구조 상부에 게이트 패턴(G) 사이의 공간을 채울만큼 충분한 두께의 층간 절연막(117)을 형성한다. 층간 절연막(117)은 산화막으로 형성할 수 있다.
도 1f를 참조하면, 층간 절연막(117) 상부에 셀렉트 트랜지스터의 게이트 패턴(G) 사이의 영역을 노출하는 하드 마스크 패턴(119)을 형성한다. 이 후, 하드 마스크 패턴(119)을 식각 베리어로 층간 절연막(117) 및 식각 정지막(115)을 식각하여 반도체 기판(101)을 노출하는 리세스 영역(121)을 형성한다.
층간 절연막(117)을 식각하는 동안 층간 절연막(117)에 대한 높은 식각 선택비를 갖는 식각 정지막(115)이 층간 절연막(117)의 식각제에 의해 식각되지 않거나 층간 절연막(117)에 비해 느리게 식각되므로 게이트 패턴(G)이 노출되는 것을 방지할 수 있다. 이 후, 식각 정지막(115)이 노출되면 노출된 식각 정지막(115)을 식각하여 반도체 기판(101)을 노출한다.
리세스 영역(121)을 통해 노출된 반도체 기판(101)은 셀렉트 트랜지스터의 게이트 패턴(G) 사이에 형성되어 소스 또는 드레인이 되는 제1 접합 영역(101a)일 수 있다. 리세스 영역(121)은 홀 타입 또는 바(bar) 타입으로 형성될 수 있다. 리세스 영역(121) 형성 후 잔류하는 층간 절연막(117a) 및 식각 정지막(115a)에 의해 게이트 패턴(G)이 덮일 수 있다.
도 1g를 참조하면, 하드 마스크 패턴(119)을 제거한 후, 리세스 영역(121)을 통해 노출된 반도체 기판(101)의 표면에 제1 물질막(123)을 형성한다. 제1 물질막(123)은 후속 공정에서 형성되는 제2 물질막(125)이 전하 트랩이 가능한 물질로 형성되더라도 제2 물질막(125)으로의 전하 또는 불순물의 이동의 차단이 가능한 절연막으로 형성될 수 있다.
예를 들어, 제1 물질막(123)은 O2 및 H2 가 주입되는 분위기에서 리세스 영역(121)의 노출된 영역을 일정 두께로 산화시켜 형성한 산화막일 수 있다. 이 때, 산화 공정은 라디컬 산화, 급속 열 산화(RTP oxdation: rapid thermal process oxdation) 습식 산화 또는 건식 산화 방식으로 수행될 수 있다.
이 후, 제1 물질막(123)을 버퍼막으로 하여 리세스 영역(121)을 통해 제1 접합 영역(101a)에 불순물을 추가로 주입하여 제2 접합 영역(101b)을 형성할 수 있다. 이에 따라 추가로 주입된 불순물을 통해 소스 또는 드레인으로 이용될 제2 접합 영역(101b)의 저항을 개선할 수 있으며, 제1 물질막(123)을 통해 불순물 추가 주입시 반도체 기판(101)이 손상되는 현상을 완화할 수 있다. 또한, 제1 물질막(123)을 산화 공정을 수행하여 형성하면, 리세스 영역(121) 형성 시 리세스 영역(121)을 통해 노출된 반도체 기판(101)의 표면에 발생한 손상 부위를 제거할 수 있다.
상술한 층간 절연막(117) 형성 과정에서 게이트 패턴(G) 사이의 간격이 좁게 형성되면 게이트 패턴(G) 사이의 층간 절연막(117)에 보이드(void)가 형성될 수 있다. 이 경우, 층간 절연막(117)을 식각하여 리세스 영역(121)을 형성하는 과정에서 보이드가 개구될 수 있으며, 보이드에 의해 인접한 리세스 영역(121) 끼리 연결될 수 있다. 이를 방지하기 위해 제2 접합 영역(101b)이 형성된 전체 구조의 표면을 따라 제2 물질막(125)을 형성한다. 이 때, 제2 물질막(125)은 보이드 내부를 채우도록 형성될 수 있다. 보이드 내부가 제2 물질막(125)에 의해 완전히 채워지지 않더라도 제2 물질막(125)이 리세스 영역(121) 측벽을 따라 형성되어 보이드의 개구부를 차단할 수 있다.
상술한 바와 같이 리세스 영역(121)의 측벽에 형성되는 측벽 절연막으로서의 제2 물질막(125)은 후속에서 반도체 기판(101)의 제2 접합 영역(101b)을 노출시키기 위한 제1 물질막(123)의 식각 공정을 진행하는 동안 제1 물질막(123)에 대해 높은 식각 선택비를 갖는 물질로 형성될 수 있다. 또한, 제2 물질막(125)은 각 단위 공정 마다 실시되는 세정 공정시 세정액에 의해 손상되지 않는 물질로 형성될 수 있다. 일반적으로 세정액이 불산(HF)을 포함하는 점을 고려하여 제2 물질막(125)은 SiN, SiON, SiCN 등의 질화막으로 형성될 수 있다.
상술한 바와 같이 본 발명의 제1 실시 예에서는 리세스 영역(121)의 바닥면을 통해 노출된 반도체 기판(101)을 산화시켜 제1 물질막(123)을 형성한 후, 질화막인 제2 물질막(125)을 형성하므로 제2 물질막(125)이 리세스 영역(121) 하부 모서리 부분에서 반도체 기판(101)과 직접 접촉되는 것을 방지할 수 있다.
도 1h를 참조하면, 리세스 영역(121) 바닥면에 형성된 제2 물질막(125)이 제거되고, 리세스 영역(121)의 측벽에 제2 물질막(125)이 측벽 절연막(125a)으로서 잔류될 수 있도록 에치-백 등의 식각 공정으로 제2 물질막(125)을 식각한다. 식각 공정 후, 잔류하는 측벽 절연막(125a)에 의해 노출된 제1 물질막(123)의 일부를 식각 공정으로 제거한다. 이로써, 측벽 절연막(125a)과 반도체 기판(101) 사이에 제1 물질막(123)으로 형성된 베리어막(123a)이 잔류되며 반도체 기판(101)의 제2 접합 영역(101b)이 노출된다.
제1 및 제2 물질막(123, 125)의 식각 공정 후, 세정액을 이용하여 세정 공정을 실시하더라도, 리세스 영역(121)의 측벽에 잔류되는 측벽 절연막(125a)이 세정액에 의해 거의 손상되지 않는 물질(예를 들어, 질화막)로 형성되었으므로 층간 절연막(117a) 내부의 보이드가 노출되지 않는다.
도 1i를 참조하면, 제2 접합 영역(101a)이 노출된 전체 구조 상부에 리세스 영역(121)을 채울만큼 충분한 두께의 도전막(127)을 형성한다. 이 때, 층간 절연막(117a) 내에 보이드가 형성되어 있더라도, 측벽 절연막(125a)에 의해 리세스 영역(121)이 보이드와 격리된 상태이므로 보이드 내에 도전막(127)이 채워지는 현상을 방지할 수 있다. 따라서, 본 발명은 보이드 내에 도전막(127)이 채워짐에 따라 발생하는 결함을 방지할 수 있다.
도 1j를 참조하면, 평탄화 공정을 실시하여 층간 절연막(117a) 상부면 상의 도전막(127)을 제거하여 리세스 영역(121) 내부에 도전막 패턴(127a)을 형성한다. 도전막 패턴(127a)은 콘택 플러그일 수 있다.
본 발명의 제1 실시 예에 따른 반도체 소자는 도 1j에 도시된 바와 같이 반도체 기판(101) 상에 형성된 층간 절연막(117a), 층간 절연막(117a)을 관통하여 반도체 기판(101)의 일부 영역(예를 들어, 제2 접합 영역(101b))에 접촉된 도전막 패턴(127a), 도전막 패턴(127a)의 측벽과 층간 절연막(117a) 사이에 형성된 측벽 절연막(125a), 및 반도체 기판(101)과 측벽 절연막(125a) 사이에 형성된 베리어막(123a)을 포함한다.
상기에서, 측벽 절연막(125a)은 세정액에 거의 식각되지 않는 제2 물질막(125)으로 형성되며, 세정액에 거의 식각되지 않은 제2 물질막(125)으로서 질화막이 이용될 수 있다. 질화막과 같이 전하 트랩이 가능한 막으로 측벽 절연막(125a)이 형성되더라도 본 발명의 제1 실시 예에서는 측벽 절연막(125a)과 반도체 기판(101) 사이에 전하 차단이 가능한 제1 물질막(123)으로 베리어막(123a)을 형성함으로써, 측벽 절연막(125a)과 반도체 기판(101)의 접촉을 차단할 수 있다. 반도체 소자의 구동 시 리세스 영역(121) 하부 모서리 부분에 전계가 집중될 수 있다. 반도체 기판(101)의 제2 접합 영역(101b)에 측벽 절연막(125a)이 접촉된 경우, 상술한 전계 집중에 의해 전하 또는 제2 접합 영역(101b)으로부터의 불순물이 전하 트랩이 가능한 질화막으로 형성된 측벽 절연막(125a) 내부에 트랩될 수 있다.본 발명의 제1 실시 예에서는 베리어막(123a)을 통해 측벽 절연막(125a)과 반도체 기판(101)의 접촉을 차단할 수 있으므로 리세스 영역(121)의 하부 모서리 부분에서 전계가 집중됨에 따라 발생할 수 있는 전하 트랩 현상을 방지하여 반도체 소자의 신뢰성을 높일 수 있다.
도 2a 내지 도 2c는 본 발명의 제2 실시 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 도 1a에서 상술한 바와 같이 동일한 방법으로 반도체 기판(201) 상에 적층된 게이트 절연막(203), 플로팅 게이트막(205), 유전체막(207), 및 컨트롤 게이트막(209)을 하드 마스크 패턴(211)을 식각 베리어로 한 식각 공정으로 식각하여 게이트 패턴(G)을 형성한다. 이 후, 도 1a에서 상술한 바와 동일한 방법으로 게이트 패턴(G) 사이의 반도체 기판(201) 내에 제1 접합 영역(201a)을 형성한다.
이 후, 도 1b 내지 도 1f에서 상술한 바와 동일하게 스페이서(213a), 식각 정지막(215a), 층간 절연막(217a), 및 리세스 영역(221)을 형성한다. 이어서, 리세스 영역(221)이 형성된 전체 구조 표면을 따라 제1 물질막(223)을 형성한다.
제1 물질막(223)은 도 1g에서 상술한 바와는 다르게 LPCVD(Low Pressure Chemicla Vapor Deposition) 방식, ALD(Atomic Layer Deposition) 방식 등으로 산화막을 증착하여 형성할 수 있다.
이 후, 도 1g에서 상술한 바와 동일하게 제1 물질막(223)을 버퍼막으로 하여 리세스 영역(221)을 통해 불순물을 추가로 주입하여 제2 접합 영역(201b)을 형성할 수 있다. 이어서, 도 1g에서 상술한 바와 동일하게 제2 물질막(225)을 형성한다. 이로써, 본 발명의 제2 실시 예에서도 본 발명의 제1 실시 예에서와 마찬가지로 제1 물질막(223)을 통해 제2 물질막(225)이 리세스 영역(221) 하부 모서리 부분에서 반도체 기판(201)과 직접 접촉되는 문제를 방지할 수 있다.
도 2b를 참조하면, 도 1h에서 상술한 바와 동일하게 제2 및 제1 물질막(225, 223)을 식각하여 측벽 절연막(225a)과 베리어막(223a)을 형성한다. 본 발명의 제2 실시 예에서 베리어막(223a)은 반도체 기판(201)의 제2 접합 영역(101a)과 측벽 절연막(225a) 사이뿐 아니라 리세스 영역(221)의 측벽과 측벽 절연막(225a) 사이까지 연장되어 형성된다.
도 2c를 참조하면, 도 1i 및 도 1j에서 상술한 바와 동일하게 리세스 영역(221) 내부에 도전막 패턴(227a)을 형성한다.
본 발명의 제2 실시 예에 따른 반도체 소자는 도 1j에 도시된 본 발명의 제1 실시 예에 따른 반도체 소자와 비교하여 베리어막(223a)이 측벽 절연막(225a)과 층간 절연막(217a) 사이까지 연장되어 형성된 것만 다를 뿐 그외의 구조는 본 발명의 제1 실시 예에서와 동일하다.
101, 201: 반도체 기판 101a, 101b, 201a, 201b: 접합 영역
G: 게이트 패턴 113a, 223a: 스페이서
115a, 215a: 식각 정지막 117a, 217a: 층간 절연막
121, 221: 리세스 영역 123a, 223a: 베리어막
125a, 225a: 측벽 절연막 127a, 227a: 도전막 패턴
G: 게이트 패턴 113a, 223a: 스페이서
115a, 215a: 식각 정지막 117a, 217a: 층간 절연막
121, 221: 리세스 영역 123a, 223a: 베리어막
125a, 225a: 측벽 절연막 127a, 227a: 도전막 패턴
Claims (19)
- 반도체 기판 상에 형성된 층간 절연막;
상기 층간 절연막을 관통하여 상기 반도체 기판에 접촉된 도전막 패턴;
상기 도전막 패턴의 측벽을 감싸며 형성된 측벽 절연막; 및
상기 반도체 기판과 상기 측벽 절연막 사이에 형성된 베리어막을 포함하고,
상기 측벽 절연막은 상기 베리어막과 식각 선택비를 가지는 물질로 구성되는 반도체 소자. - 제 1 항에 있어서,
상기 베리어막은 상기 측벽 절연막과 상기 층간 절연막 사이까지 연장되어 형성되는 반도체 소자. - 삭제
- 제 1 항에 있어서,
상기 베리어막은 전하 차단이 가능한 물질막으로 형성된 반도체 소자. - 제 1 항에 있어서,
상기 측벽 절연막은 질화막이며, 상기 베리어막은 산화막인 반도체 소자. - 제 1 항에 있어서,
상기 측벽 절연막은 상기 도전막 패턴과 상기 층간절연막 사이에 개재된 반도체 소자. - 제 1 항에 있어서,
상기 도전막 패턴을 사이에 두고 상기 반도체 기판 상에 형성된 셀렉트 트랜지스터의 게이트 패턴들을 더 포함하는 반도체 소자. - 제 7 항에 있어서,
상기 측벽 절연막은 상기 도전막 패턴과 상기 셀렉트 트랜지스터의 게이트 패턴 사이에 개재된 반도체 소자. - 제 1 항에 있어서,
상기 반도체 기판의 영역 중 상기 도전막 패턴과 접촉된 영역은 나머지 영역보다 높은 농도의 불순물을 포함하는 반도체 소자. - 반도체 기판 상에 층간 절연막을 형성하는 단계;
상기 층간 절연막을 식각하여 상기 반도체 기판의 일부 영역을 노출하는 리세스 영역을 형성하는 단계;
상기 반도체 기판의 노출된 영역 표면을 따라 베리어막을 형성하는 단계;
상기 베리어막이 형성된 전체 구조의 표면을 따라 측벽 절연막을 형성하는 단계;
상기 리세스 영역의 바닥면을 통해 상기 반도체 기판이 노출되도록 상기 측벽 절연막 및 상기 베리어막을 식각하는 단계; 및
상기 리세스 영역 내부에 상기 반도체 기판에 접촉된 도전막 패턴을 형성하는 단계를 포함하고,
상기 측벽 절연막은 상기 베리어막에 대한 식각 선택비를 가지는 물질막으로 형성하는 반도체 소자의 제조방법. - 제 10 항에 있어서,
상기 반도체 기판의 노출된 영역을 라디컬 산화 방식, 열 산화 방식, 습식 산화방식 또는 건식 산화 방식으로 산화시키거나,
상기 리세스 영역이 형성된 전체 구조 표면을 따라 LP-CVD방식 또는 ALD 방식으로 산화막을 증착하여 상기 베리어막을 형성하는 반도체 소자의 제조방법. - 제 10 항에 있어서,
상기 측벽 절연막을 형성하는 단계 이전,
상기 베리어막을 버퍼막으로 하여 상기 리세스 영역을 통해 상기 반도체 기판에 불순물을 주입하는 단계를 더 포함하는 반도체 소자의 제조방법. - 제 10 항에 있어서,
상기 측벽 절연막 및 상기 베리어막을 식각하는 단계 이 후, 세정액으로 세정 공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조방법. - 제 13 항에 있어서,
상기 측벽 절연막은 상기 세정액에 대한 식각 선택비를 가지는 물질막으로 형성되는 반도체 소자의 제조방법. - 삭제
- 제 10 항에 있어서,
상기 베리어막은 전하 차단이 가능한 물질막으로 형성하는 반도체 소자의 제조방법. - 제 10 항에 있어서,
상기 측벽 절연막은 질화막으로 형성하고, 상기 베리어막은 산화막으로 형성하는 반도체 소자의 제조방법. - 제 10 항에 있어서,
상기 층간 절연막을 형성하는 단계 이 전,
상기 반도체 기판 상에 셀렉트 트랜지스터의 게이트 패턴들을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법. - 제 18 항에 있어서,
상기 리세스 영역은 상기 셀렉트 트랜지스터의 게이트 패턴들 사이의 상기 반도체 기판을 노출시키도록 형성되는 반도체 소자의 제조방법.
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