JP2006093351A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2006093351A JP2006093351A JP2004276038A JP2004276038A JP2006093351A JP 2006093351 A JP2006093351 A JP 2006093351A JP 2004276038 A JP2004276038 A JP 2004276038A JP 2004276038 A JP2004276038 A JP 2004276038A JP 2006093351 A JP2006093351 A JP 2006093351A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- semiconductor device
- film
- insulating film
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Plasma & Fusion (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】半導体装置は、半導体基板(不図示)と、半導体基板上に形成された層間絶縁膜102と、層間絶縁膜102上に設けられている多層絶縁膜140とを備える。この半導体装置は、多層絶縁膜140を貫通して設けられ、Cu膜120およびバリアメタル膜118を含む導電体を備える。バリアメタル膜118は、Cu膜120の側面および底面を覆うように設けられている。この半導体装置は、多層絶縁膜140と導電体(Cu膜120およびバリアメタル膜118)との間に設けられている絶縁膜116を備える。
【選択図】 図6
Description
半導体基板と、
前記半導体基板の上部に設けられている多層絶縁膜と、
前記多層絶縁膜を貫通するように設けられており、銅または銅合金を含む導電体と、
前記多層絶縁膜と前記導電体との間に設けられている絶縁膜と、
を含み、
前記多層絶縁膜は、第一の絶縁層と、前記第一の絶縁層上に設けられており、前記第一の絶縁層の誘電率よりも低い誘電率を有する第二の絶縁層と、前記第二の絶縁層上に設けられており、前記第二の絶縁層の誘電率よりも高い誘電率を有する第三の絶縁層と、を含み、
前記絶縁膜は、前記第一の絶縁層および前記第二の絶縁層の界面と、前記導電体とを隔離し、前記第二の絶縁層および前記第三の絶縁層の界面と、前記導電体とを隔離するように構成されていることを特徴とする半導体装置が提供される。
半導体基板の上部に、第一の絶縁層と、前記第一の絶縁層上に設けられており、前記第一の絶縁層の誘電率よりも低い誘電率を有する第二の絶縁層と、前記第二の絶縁層上に設けられており、前記第二の絶縁層の誘電率よりも高い誘電率を有する第三の絶縁層と、を含む多層絶縁膜を形成する工程と、
前記多層絶縁膜を貫通する開口部を形成し、前記開口部の側面のうち、前記第一の絶縁層および前記第二の絶縁層の界面近傍と、前記第二の絶縁層および前記第三の絶縁層の界面近傍と、を覆う絶縁膜を形成する工程と、
前記開口部内のうち前記絶縁膜よりも内側に、前記多層絶縁膜を貫通するように銅または銅合金を含む導電体を形成する工程と、
を含むことを特徴とする半導体装置の製造方法が提供される。
図6は、本実施形態の半導体装置を説明するための断面図である。
図10は、実施形態2に係る半導体装置の構成を説明するための断面図である。
図9は、実施形態3に係る半導体装置の構成を説明するための断面図である。
図11は、実施形態4に係る半導体装置の構成を説明するための断面図である。
本実施形態の半導体装置の構成は、基本的には実施形態3の半導体装置と同様であるが、絶縁膜124をCu配線(Cu膜128およびバリアメタル膜126)上に形成されたCuビアプラグ(Cu膜136およびバリアメタル膜118)に適用する点で異なる。
104 エッチングストッパ膜
106 低誘電率絶縁膜
108 ハードマスク膜
110 ARC膜
112 フォトレジスト膜
114 開口部
116 絶縁膜
118 バリアメタル膜
120 Cu膜
122 銅拡散防止膜
124 絶縁膜
126 バリアメタル膜
128 Cu膜
130 エッチングストッパ膜
132 低誘電率絶縁膜
134 ハードマスク膜
136 Cu膜
140 多層絶縁膜
142 多層絶縁膜
201 下地層
202 Si3N4膜
203 有機SOG膜
204 Si3N4膜
207 有機SOG膜
208 Si3N4膜
400 電極
401 絶縁層
402 導体層
Claims (20)
- 半導体基板と、
前記半導体基板の上部に設けられている多層絶縁膜と、
前記多層絶縁膜を貫通して設けられ、銅または銅合金を含む導電体と、
前記多層絶縁膜と前記導電体との間に設けられている絶縁膜と、
を含み、
前記多層絶縁膜は、第一の絶縁層と、前記第一の絶縁層上に設けられており、前記第一の絶縁層の誘電率よりも低い誘電率を有する第二の絶縁層と、前記第二の絶縁層上に設けられており、前記第二の絶縁層の誘電率よりも高い誘電率を有する第三の絶縁層と、を含み、
前記絶縁膜は、前記第一の絶縁層および前記第二の絶縁層の界面と、前記導電体とを隔離し、前記第二の絶縁層および前記第三の絶縁層の界面と、前記導電体とを隔離するように構成されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記絶縁膜は、前記多層絶縁膜のうち、前記第二の絶縁層および前記第三の絶縁層を貫通し、前記第一の絶縁層の少なくとも一部に埋設されるように構成されていることを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置において、
前記絶縁膜は、前記多層絶縁膜を貫通するように構成されていることを特徴とする半導体装置。 - 請求項1乃至3いずれかに記載の半導体装置において、
前記第一の絶縁層および前記第二の絶縁層の界面近傍における前記絶縁膜の膜厚は、前記第二の絶縁層および前記第三の絶縁層の界面近傍における前記絶縁膜の膜厚よりも大きいことを特徴とする半導体装置。 - 請求項4に記載の半導体装置において、
前記絶縁膜の膜厚は、前記多層絶縁膜の底部からの距離とともに薄くなっていくことを特徴とする半導体装置。 - 請求項1乃至5いずれかに記載の半導体装置において、
前記絶縁膜は、前記第一の絶縁層と同種の材料からなることを特徴とする半導体装置。 - 請求項1乃至6いずれかに記載の半導体装置において、
前記第二の絶縁層の比誘電率は、3.5以下であることを特徴とする半導体装置。 - 請求項1乃至7いずれかに記載の半導体装置において、
前記導電体は、銅または銅合金層と、前記銅または銅合金層の底面および側面を覆うバリアメタル膜とを含むことを特徴とする半導体装置。 - 請求項1乃至8いずれかに記載の半導体装置において、
前記多層絶縁膜上に設けられている第四の絶縁層をさらに備える
ことを特徴とする半導体装置。 - 請求項9に記載の半導体装置において、
前記絶縁膜は、前記第一の絶縁層および前記第四の絶縁層と同種の材料からなり、前記第一の絶縁層および前記第四の絶縁層と接するように構成されていることを特徴とする半導体装置。 - 請求項1乃至10いずれかに記載の半導体装置において、
前記多層絶縁膜中には、配線が設けられており、
前記導電体は、前記配線の少なくとも一部を構成することを特徴とする半導体装置。 - 請求項1乃至10いずれかに記載の半導体装置において、
前記半導体基板および前記多層絶縁膜の間に設けられている、配線をさらに備え、
前記導電体は、前記配線に接続するビアプラグの少なくとも一部を構成することを特徴とする半導体装置。 - 半導体基板の上部に、第一の絶縁層と、前記第一の絶縁層上に設けられており、前記第一の絶縁層の誘電率よりも低い誘電率を有する第二の絶縁層と、前記第二の絶縁層上に設けられており、前記第二の絶縁層の誘電率よりも高い誘電率を有する第三の絶縁層と、を含む多層絶縁膜を形成する工程と、
前記多層絶縁膜を貫通する開口部を形成し、前記開口部の側面のうち、前記第一の絶縁層および前記第二の絶縁層の界面近傍と、前記第二の絶縁層および前記第三の絶縁層の界面近傍と、を覆う絶縁膜を形成する工程と、
前記開口部内のうち前記絶縁膜よりも内側に、前記多層絶縁膜を貫通するように銅または銅合金を含む導電体を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項13に記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程は、前記開口部を形成する際に、前記第一の絶縁層の一部をスパッタエッチングすることにより、前記開口部の側面に前記第一の絶縁層の一部を付着させる工程を含むことを特徴とする半導体装置の製造方法。 - 請求項14に記載の半導体装置の製造方法において、
前記第一の絶縁層の一部を付着させる工程は、不活性ガスを用いて、ガス圧力1mmTorr以下でスパッタエッチングを行う工程を含むことを特徴とする半導体装置の製造方法。 - 請求項14または15に記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程は、前記第一の絶縁層の一部をスパッタエッチングすることにより、前記開口部の底面を前記第一の絶縁層の途中に到達させる工程と、
前記開口部の底面の直下に存在する第一の絶縁層を除去することにより、前記開口部に前記多層絶縁膜を貫通させる工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項13に記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程は、前記開口部を形成する際に、前記第一の絶縁層の一部を異方性ドライエッチングすることにより、前記開口部の側面に前記第一の絶縁層の一部を付着させる工程を含むことを特徴とする半導体装置の製造方法。 - 請求項17に記載の半導体装置の製造方法において、
前記第一の絶縁層の一部を付着させる工程は、フルオロカーボンガスと、窒素ガスまたは水素ガスと、を含むエッチングガスを用いて、異方性ドライエッチングを行う工程を含むことを特徴とする半導体装置の製造方法。 - 請求項17または18に記載の半導体装置の製造方法において、
前記多層絶縁膜を形成する工程は、炭素濃度が10atomic%以上である前記第一の絶縁層を形成する工程を含むことを特徴とする半導体装置の製造方法。 - 請求項13乃至19いずれかに記載の半導体装置の製造方法において、
前記導電体を形成する工程は、
前記開口部内のうち前記絶縁膜よりも内側に、バリアメタル膜を形成する工程と、
前記開口部内のうち前記バリアメタル膜よりも内側に、銅または銅合金層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004276038A JP4878434B2 (ja) | 2004-09-22 | 2004-09-22 | 半導体装置およびその製造方法 |
US11/219,784 US7135776B2 (en) | 2004-09-22 | 2005-09-07 | Semiconductor device and method for manufacturing same |
CNB2005101068182A CN100346468C (zh) | 2004-09-22 | 2005-09-22 | 半导体器件及其制造方法 |
US11/542,212 US7473630B2 (en) | 2004-09-22 | 2006-10-04 | Semiconductor device and method for manufacturing same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004276038A JP4878434B2 (ja) | 2004-09-22 | 2004-09-22 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006093351A true JP2006093351A (ja) | 2006-04-06 |
JP4878434B2 JP4878434B2 (ja) | 2012-02-15 |
Family
ID=36073077
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004276038A Expired - Fee Related JP4878434B2 (ja) | 2004-09-22 | 2004-09-22 | 半導体装置およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US7135776B2 (ja) |
JP (1) | JP4878434B2 (ja) |
CN (1) | CN100346468C (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101907694B1 (ko) | 2012-03-06 | 2018-10-12 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조방법 |
KR20190026844A (ko) * | 2016-07-08 | 2019-03-13 | 도쿄엘렉트론가부시키가이샤 | 피처리체를 처리하는 방법 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20100078150A (ko) * | 2008-12-30 | 2010-07-08 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조 방법 |
JP2010258215A (ja) * | 2009-04-24 | 2010-11-11 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
JP2011040621A (ja) * | 2009-08-12 | 2011-02-24 | Renesas Electronics Corp | 半導体装置の設計方法および半導体装置の製造方法 |
JP2012038961A (ja) * | 2010-08-09 | 2012-02-23 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
US8975729B2 (en) | 2012-01-13 | 2015-03-10 | Qualcomm Incorporated | Integrating through substrate vias into middle-of-line layers of integrated circuits |
CN103956342A (zh) * | 2014-04-30 | 2014-07-30 | 惠州市力道电子材料有限公司 | 内含固体金属导热填充物的高导热陶瓷基板及其制备工艺 |
US10304729B2 (en) * | 2016-11-29 | 2019-05-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming interconnect structures |
CN107104106B (zh) * | 2017-04-10 | 2019-10-11 | 武汉华星光电技术有限公司 | Tft基板的制作方法及tft基板 |
US10923397B2 (en) * | 2018-11-29 | 2021-02-16 | Globalfoundries Inc. | Through-substrate via structures in semiconductor devices |
CN110400757A (zh) * | 2019-07-19 | 2019-11-01 | 微智医疗器械有限公司 | 半导体器件的封装方法、封装组件及电子设备 |
CN111834341B (zh) * | 2020-06-17 | 2021-09-21 | 珠海越亚半导体股份有限公司 | 电容电感嵌埋结构及其制作方法和基板 |
US12046506B2 (en) * | 2021-05-07 | 2024-07-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Devices with reduced capacitances |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09139424A (ja) * | 1995-11-13 | 1997-05-27 | Ricoh Co Ltd | 半導体装置およびその製造方法 |
JP2000021984A (ja) * | 1998-06-26 | 2000-01-21 | Nippon Steel Corp | 半導体装置の製造方法 |
JP2000091422A (ja) * | 1998-09-16 | 2000-03-31 | Sony Corp | 多層配線構造の製造方法 |
JP2000294634A (ja) * | 1999-04-07 | 2000-10-20 | Nec Corp | 半導体装置及びその製造方法 |
JP2002134609A (ja) * | 2000-10-23 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
WO2004053979A1 (en) * | 2002-12-11 | 2004-06-24 | International Business Machines Corporation | A method for depositing a metal layer on a semiconductor interconnect structure having a capping layer |
JP2004221498A (ja) * | 2003-01-17 | 2004-08-05 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5362666A (en) * | 1992-09-18 | 1994-11-08 | Micron Technology, Inc. | Method of producing a self-aligned contact penetrating cell plate |
US5886410A (en) * | 1996-06-26 | 1999-03-23 | Intel Corporation | Interconnect structure with hard mask and low dielectric constant materials |
US6143646A (en) * | 1997-06-03 | 2000-11-07 | Motorola Inc. | Dual in-laid integrated circuit structure with selectively positioned low-K dielectric isolation and method of formation |
JP3300643B2 (ja) * | 1997-09-09 | 2002-07-08 | 株式会社東芝 | 半導体装置の製造方法 |
US6127070A (en) * | 1998-12-01 | 2000-10-03 | Advanced Micro Devices, Inc. | Thin resist with nitride hard mask for via etch application |
US6271127B1 (en) * | 1999-06-10 | 2001-08-07 | Conexant Systems, Inc. | Method for dual damascene process using electron beam and ion implantation cure methods for low dielectric constant materials |
JP2001102449A (ja) | 1999-10-01 | 2001-04-13 | Hitachi Ltd | デュアルダマシンエッチング方法及びそれを用いた半導体の製造方法 |
JP2001176967A (ja) * | 1999-12-21 | 2001-06-29 | Nec Corp | 半導体装置及びその製造方法 |
US6380073B1 (en) * | 2000-08-29 | 2002-04-30 | United Microelectronics Corp. | Method for forming metal interconnection structure without corner faceted |
US6424038B1 (en) * | 2001-03-19 | 2002-07-23 | Taiwan Semiconductor Manufacturing Co., Ltd | Low dielectric constant microelectronic conductor structure with enhanced adhesion and attenuated electrical leakage |
US6583043B2 (en) * | 2001-07-27 | 2003-06-24 | Motorola, Inc. | Dielectric between metal structures and method therefor |
US6723310B2 (en) * | 2002-07-29 | 2004-04-20 | Albert Zofchak | Hair conditioning formulation |
US6680258B1 (en) * | 2002-10-02 | 2004-01-20 | Promos Technologies, Inc. | Method of forming an opening through an insulating layer of a semiconductor device |
JP3676784B2 (ja) * | 2003-01-28 | 2005-07-27 | Necエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US6803660B1 (en) * | 2003-01-29 | 2004-10-12 | International Business Machines Corporation | Patterning layers comprised of spin-on ceramic films |
US7253098B2 (en) * | 2004-08-27 | 2007-08-07 | International Business Machines Corporation | Maintaining uniform CMP hard mask thickness |
-
2004
- 2004-09-22 JP JP2004276038A patent/JP4878434B2/ja not_active Expired - Fee Related
-
2005
- 2005-09-07 US US11/219,784 patent/US7135776B2/en not_active Expired - Fee Related
- 2005-09-22 CN CNB2005101068182A patent/CN100346468C/zh not_active Expired - Fee Related
-
2006
- 2006-10-04 US US11/542,212 patent/US7473630B2/en not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09139424A (ja) * | 1995-11-13 | 1997-05-27 | Ricoh Co Ltd | 半導体装置およびその製造方法 |
JP2000021984A (ja) * | 1998-06-26 | 2000-01-21 | Nippon Steel Corp | 半導体装置の製造方法 |
JP2000091422A (ja) * | 1998-09-16 | 2000-03-31 | Sony Corp | 多層配線構造の製造方法 |
JP2000294634A (ja) * | 1999-04-07 | 2000-10-20 | Nec Corp | 半導体装置及びその製造方法 |
JP2002134609A (ja) * | 2000-10-23 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
WO2004053979A1 (en) * | 2002-12-11 | 2004-06-24 | International Business Machines Corporation | A method for depositing a metal layer on a semiconductor interconnect structure having a capping layer |
JP2006510195A (ja) * | 2002-12-11 | 2006-03-23 | インターナショナル・ビジネス・マシーンズ・コーポレーション | キャップ層を有する半導体相互接続構造上に金属層を堆積させる方法 |
JP2004221498A (ja) * | 2003-01-17 | 2004-08-05 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101907694B1 (ko) | 2012-03-06 | 2018-10-12 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조방법 |
KR20190026844A (ko) * | 2016-07-08 | 2019-03-13 | 도쿄엘렉트론가부시키가이샤 | 피처리체를 처리하는 방법 |
KR102531901B1 (ko) | 2016-07-08 | 2023-05-16 | 도쿄엘렉트론가부시키가이샤 | 피처리체를 처리하는 방법 |
Also Published As
Publication number | Publication date |
---|---|
US7135776B2 (en) | 2006-11-14 |
US20070032070A1 (en) | 2007-02-08 |
CN1753164A (zh) | 2006-03-29 |
CN100346468C (zh) | 2007-10-31 |
JP4878434B2 (ja) | 2012-02-15 |
US7473630B2 (en) | 2009-01-06 |
US20060060975A1 (en) | 2006-03-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11222815B2 (en) | Semiconductor device with reduced via resistance | |
US7553756B2 (en) | Process for producing semiconductor integrated circuit device | |
US7135776B2 (en) | Semiconductor device and method for manufacturing same | |
US20070120263A1 (en) | Conductor track arrangement and associated production method | |
JP2010258215A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2005340808A (ja) | 半導体装置のバリア構造 | |
JP2006019480A (ja) | 半導体装置の製造方法 | |
JP2007035996A (ja) | 半導体装置およびその製造方法 | |
JP2010258213A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2009026989A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2008060243A (ja) | 半導体装置およびその製造方法 | |
US20090149019A1 (en) | Semiconductor device and method for fabricating the same | |
JP2006196642A (ja) | 半導体装置およびその製造方法 | |
US20040192008A1 (en) | Semiconductor device including interconnection and capacitor, and method of manufacturing the same | |
KR100889555B1 (ko) | 반도체 소자의 인덕터 제조방법 | |
US20050184288A1 (en) | Semiconductor device having a second level of metallization formed over a first level with minimal damage to the first level and method | |
JP2004172337A (ja) | 半導体装置およびその製造方法 | |
KR20070013894A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
TWI381444B (zh) | 形成開口之方法 | |
KR20090065529A (ko) | 반도체장치 및 반도체장치의 제조방법 | |
JP2007214418A (ja) | 半導体装置の製造方法 | |
JP2010050360A (ja) | 半導体装置の製造方法 | |
JP2009117652A (ja) | 半導体装置 | |
JP2005217346A (ja) | 半導体装置およびその製造方法 | |
KR20040077042A (ko) | 다마신 금속 배선 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070817 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090917 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101102 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101221 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110426 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110627 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110809 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110922 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111122 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111128 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4878434 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141209 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |