JP2005217346A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】電解メッキ法による配線形成において、デザインルールよりも大きいサイズのホールを設けることにより、配線の接続不良を低減した半導体装置を提供する。
【解決手段】絶縁層１２に形成された第１の配線パターン１１と、第１の配線パターン１１に接続するホール１３ａ、１３ｂと、ホール１３ａ、１３ｂの内壁に形成されたメタルシード層１４と、ホール１３ａ、１３ｂにメタル材料１５を埋め込んで形成された配線１６とを備え、ホール１３ｂはメタルシード層１４を隙間無くホールの内壁に形成することができるサイズを有する。ホール１３ａはホール１３ｂのメタルシード層１４と第１の配線パターン１１を介して電気的に接続しているため、メタルシード層１４が形成されない部分Ｂが存在しても、第１の配線パターン１１をメッキ電極としてメタル材料１５を埋め込むことができる。これにより、ボイドの発生を防ぎ接続不良のない配線１６を得ることができる。
【選択図】図２

Description

本発明は半導体装置に関し、多層配線構造を有する半導体装置およびその製造方法に関するものである。

近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、半導体装置の配線工程において配線の多層化や微細化が進んでいる。このような配線の微細化に伴い、配線材料にＣｕを用いるデュアルダマシン技術が多く使用されている。Ｃｕを用いた配線の形成技術として電解メッキ技術が主に用いられている。この電解メッキ技術では、層間絶縁膜へのＣｕ拡散を防止するためのバリア膜に加え、メッキ用の電極となるメタルシード層が必要となる。しかし、半導体集積回路装置の設計デザインルールの微細化が進行するにつれて、スルーホールの径が小さくなり、スパッタリング技術（ＳＩＰ技術）を用いて、メタルシード層を均一に微細な配線溝やビアホールに成膜することが非常に困難になってきている。

そこで、このメタルシード層の堆積について、スパッタリング技術に加えて、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を併用する技術が提案されている。以下、従来の半導体装置におけるＣＶＤ法を用いたメタルシード層の形成方法について、図１（ａ）〜（ｆ）を参照しながら説明する。図１（ａ）〜（ｆ）は、従来の半導体装置の製造方法の工程断面図である。

図１（ａ）に示すように、絶縁層２に形成された導電膜からなる下層配線１の上方の絶縁層２に、下層配線１を露出するようにスルーホール３を形成する。スルーホール３のサイズは、デザインルールによって決められており、全てのスルーホール３は同じホールの径を有している。

次に、ＣＶＤ法により、図１（ｂ）に示すように、スルーホール３の内壁に、ホール内を埋めない程度に、形状追従性のあるウエッティング層４を堆積させる。続いて、図１（ｃ）に示すように、スパッタリング法により、ウエッティング層４の上にメタル層５を堆積させる。

このようにして、図１（ｃ）に示すように、ＣＶＤ法で形成したウエッティング層４と、スパッタリング法で形成したメタル層５とからなる良好な段差被覆を有するメタルシード層６が形成される。

その後、電解メッキ技術により、スルーホール３をメタル材料７によって埋め込むことにより、配線８が形成される（例えば、特許文献１参照）。
特開平１０−２７５７８３号公報（第２頁、第１図）

しかしながら、半導体集積回路装置の微細化が進んでスルーホール３のサイズが小さくなると、図１（ｅ）に示すように、ＣＶＤ法を用いた場合においても、スルーホール３に対するウエッティング層４およびメタル層５の被覆特性が悪くなる。そのため、特にスルーホール３の底部Ａにおいて、メタルシード層６が形成されない箇所が生じるという問題があった。

このように、メタルシード層６の被覆特性が悪いため、その後の電解メッキ工程において、図１（ｆ）に示すように、メタル材料７がメッキ成長せず、スルーホール３の底部にボイド９が形成され、配線８の接続不良が発生するという課題を有していた。

本発明は、従来の上記問題を解決すべく、スルーホールより径の大きいホールを設けることにより、小さな径のスルーホールにもメタル材料を埋め込むことができ、配線の接続不良を低減した、信頼性の高い半導体装置およびその製造方法を提供することを目的とする。

上記課題を解決するために本発明は、絶縁層に形成され、下層配線に連通する第１の溝および第２の溝の内壁に形成されたシード層と、シード層が形成された第１の溝および第２の溝に導電膜を埋め込んで形成された第１の配線および第２の配線とを備え、シード層は、第１の溝の内壁を覆うように形成されていることに特徴を持つ。

このように、配線を形成する溝のうち少なくとも１つの溝である第１の溝の内壁には、シード層が隙間無く覆うように形成されている。また、第１の溝および第２の溝は同一の下層配線に接続するように形成されており、下層配線を介して繋がっている。そのため、第２の溝の内壁の一部にシード層が堆積されていなかったとしても、シード層によって内壁を完全に被覆された第１の溝と下層配線とを介して、第２の溝の底部に電子を供給することができる。従って、電解メッキ技術により、下層配線をメッキ電極として導電膜をメッキ成長させ、シード層が部分的に形成されていない第２の溝にボイドを生じることなく導電膜を埋め込み、配線を形成することができる。これにより、配線の接続不良を抑制することができる。

さらに本発明は、第１の溝の大きさは第２の溝の大きさよりも大きい。これにより、例えばスパッタ法やＣＶＤ法を用いて、シード層を形成することができない小さなサイズの第２の溝に、シード層が溝の内壁に隙間無く覆うように形成された第１の溝と下層配線とを介して、電子を供給することができる。従って、第１の溝より小さい第２の溝であって、シード層が部分的に形成されていない第２の溝に効果的に導電膜を形成することができる。

さらに本発明は、第１の溝のサイズは０．２μｍ以上であることに特徴を持つ。これにより、ＣＶＤ法やスパッタ法等の方法を用いて、第１の溝の内壁にシード層を隙間無く被覆して形成することができるため、電解メッキ技術を用いて、溝の内部を隙間無く導電膜で埋め込むことができる。

さらに本発明は、第１の溝のアスペクト比は２．０以下であることに特徴を持つ。これにより、ＣＶＤ法やスパッタ法等の方法を用いて、第１の溝の内壁にシード層を隙間無く被覆して形成することができるため、電解メッキ技術を用いて、第１の溝の内部を隙間無く導電膜で埋め込むことができる。

さらに本発明は、第１の溝と第２の溝との間の下層配線の抵抗は１００Ω以下であることに特徴を持つ。このように、シード層で内壁を覆うように形成された第１の溝と、第２の溝との間を接続する下層配線の抵抗値が小さいため、電解メッキ技術において、例えば第２の溝の内壁の一部にシード層が形成されていなくても、第２の溝の底部に電子を安定して供給することができるため、第２の溝の内部に、導電膜を安定してメッキ成長させることができる。従って、第２の配線内のボイドの発生を防ぐことができる。

さらに本発明は、第１の溝に形成された第１の配線は、絶縁層の上方に形成された上層配線と電気的に接続していないことに特徴を持つ。このように、シード層を溝の内壁に隙間無く被覆することができるサイズをもつ第１の溝に形成された第１の配線は、上層配線と接続しないダミー配線である。従って、上層配線が形成されていない領域にダミー配線を設けることができ、半導体装置の面積の増加を防ぐことができる。つまり、半導体基板内のデッドスペースを有効に利用して、シード層が部分的に形成されない溝にも導電膜を埋め込んで配線を形成することができる。また、上層配線のサイズに左右されることなく、任意のサイズのダミー配線を設けることができる。

また上記課題を解決するために本発明は、下層配線を形成する工程と、下層配線の上に形成された絶縁層に、下層配線に連通する第１の溝および第２の溝を形成する工程と、第１の溝および第２の溝の内壁にシード層を形成する工程と、シード層が形成された第１の溝および第２の溝に導電膜を埋め込み第１の配線および第２の配線を形成する工程とを備え、シード層は第１の溝の内壁を覆うように形成されていることを特徴とする。

これにより、第１の溝の内壁を隙間無く覆うようにシード層を形成することができるため、たとえ第２の溝の内壁にシード層が形成されていないとしても、電解メッキ法による配線を形成する工程において、第１の溝に形成されたシード層と、下層配線とを介して第２の溝に電子を供給することができる。従って、第２の溝の内部に導電膜を埋め込むことができ、ボイドの発生を防いだ、第２の配線を得ることができる。

また上記課題を解決するために本発明は、絶縁層中に導電膜からなる下層配線を形成する工程と、絶縁層に、下層配線に連通する同一サイズの第１のホールおよび第２のホールを形成する工程と、第１のホールおよび第２のホールの上方に、第１のホールおよび第２のホールに連通する第１の溝および第２の溝を形成する工程と、ホールと溝の内壁にシード層を形成する工程と、シード層が形成されたホールと溝とに導電膜を埋め込み第１の配線および第２の配線を形成する工程とを備え、溝を形成する工程は、第１のホールのサイズを拡大する工程を含み、シード層を形成する工程は、拡大された第１のホールと第１の溝の内壁を覆うようにシード層を形成する工程を含むことに特徴を持つ。

さらに本発明は、溝を形成する工程において、第１の溝の幅が第１のホールの幅の２．５倍以上のサイズであることに特徴を持つ。

このように、同じサイズを持つホールを形成した後、ホールの上方に溝を形成するのと同時に、ホールをシード層で被覆できるサイズに拡大する。従って、設計のレイアウト上、一度に同じサイズのホールを形成することができるため、ホール形成のためのレジストパターンを１種類にすることができる。また、絶縁層にホールを安定して形成することができる。さらに、溝のレイアウトを変更することで、容易にホールの大きさを変えることができる。

以上のように本発明は、シード層をホールの内壁に完全に形成することができるサイズのホールを設けることにより、電解メッキ工程において、一部シード層が形成できていないホールにも導電膜を良好に埋め込み配線を形成することができ、配線の接続不良を防ぐことができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

（実施形態１）
本発明の実施形態１における半導体装置について、図２（ｄ）を参照しながら説明する。図２（ｄ）は、実施形態１における半導体装置の要部断面図である。

本実施形態の半導体装置は、図２（ｄ）に示すように、導電膜からなる下層配線である第１の配線パターン１１と、第１の配線パターン１１を覆うように形成された絶縁層１２と、絶縁層１２に形成されたホール１３ａ、１３ｂと、ホール１３ａ、１３ｂの内壁にホールを埋めないように形成されたメタルシード層１４と、メタルシード層１４の上にホールを埋めるように形成されたメタル材料１５とから構成されている。上述により、配線１６ａおよび配線１６ｂが形成されている。ここで、ホール１３ｂは第１の溝であり、ホール１３ａは第２の溝である。また、配線１６ｂは第１の配線であり、配線１６ａは第２の配線である。

このような構成において、配線１６ａと配線１６ｂを構成するホールのサイズはそれぞれ異なり、ホール１３ａはデザインルールのサイズを有する。つまり、ホール１３ａは、線幅のデザインルールによって決定される大きさを持ち、ある一定のサイズである。一方、ホール１３ｂは、メタルシード層１４をホールの内壁に隙間無く堆積することができるサイズを有している。また、ホール１３ａとホール１３ｂは、同じ第１の配線パターン１１の上にあり、第１の配線パターン１１を介して、繋がっている。

つまり、ホール１３ａは、ホール１３ｂの底部のメタルシード層１４と、第１の配線パターン１１とを介して電気的に接続している。従って、第１の配線パターン１１をメッキ用電極として、メタル材料１５はホール１３ａの底部からメッキ成長する。これにより、ホール１３ａの内壁にメタルシード層１４が形成されない部分Ｂが生じたとしても、ホール１３ａ内にメタル材料１５を埋め込むことができる。これにより、ボイド等の発生を防いだ、接続不良を低減した配線１６ａを得ることができる。

以下に、上述した本実施形態における半導体装置の製造方法について、図２（ａ）〜（ｄ）を参照しながら説明する。図２（ａ）〜（ｄ）は、実施形態１における半導体装置の製造方法の工程断面図である。

本実施形態に係る半導体装置は、半導体基板（図示せず）の上に堆積した導電膜をパターニングして形成した下層配線である第１の配線パターン１１の上に、図２（ａ）に示すように、ＣＶＤ法により、例えばシリコン酸化膜からなる絶縁層１２を堆積する。絶縁層１２を堆積した後、ＣＭＰ法により、絶縁層１２の上面を平坦化し、膜厚８００ｎｍ（ＨＰプロセス）程度の絶縁層１２を形成する。

なお、第１の配線パターン１１は、絶縁膜中に溝パターンを形成した後、スパッタ法、ＣＶＤ法、電解メッキ技術等を用いて、前記溝パターンを導電膜で埋め込み、不要な導電膜を除去することにより形成してもよい。

なお、絶縁層１２は、シリコン酸化膜の代わりにシリコン窒化膜で形成してもよい。また、絶縁層１２はシリコン酸化膜とシリコン窒化膜との積層構造であってもよい。

なお、絶縁層１２の形成において、絶縁層１２を平坦化することができる方法であれば、ＣＭＰ法に代わる他の公知技術を用いても構わない。

次に、サイズの異なる２つのホールを有するレジストパターンを用いて、ドライエッチング法により、図２（ｂ）に示すように、第１の配線パターン１１と連通するように、絶縁層１２中にホール１３ａ、１３ｂを形成する。これにより、ホール１３ａとホール１３ｂとは異なるホールサイズとなる。ここで、ホール１３ｂは、後の工程においてメタルシード層１４でホールの内壁を被覆できるサイズ以上のサイズである。また、ホール１３ａおよびホール１３ｂは必ず第１の配線パターン１１の上に設けられ、ホール１３ａとホール１３ｂとは第１の配線パターン１１を介して繋がっている。

続いて、ホール１３の内壁を覆い、ホール１３を完全に埋め込まないようにＴａＮを膜厚２５ｎｍ堆積し、ＴａＮ膜の上にＴａ膜を膜厚１０ｎｍ堆積することにより、バリア膜（図示せず）を形成する。ここで、ＴａＮ膜は、この後に形成されるメタル材料１５が絶縁層１２に拡散することを防止する拡散防止膜であり、ＴａＮ膜の代わりにＴｉＮ膜を用いても、同様の効果を奏する。一方、Ｔａ膜は、絶縁膜１２との密着性を向上させる密着層であり、Ｔａ膜の代わりにＴｉ膜を用いても同様の効果を奏する。

なお、本実施形態において、バリア膜を設けない構成にしてもよい。

次に、図２（ｃ）に示すように、スパッタリング法により、ホール１３ａ、１３ｂの内部にホール１３ａ、１３ｂを埋めないように、バリア膜（図示せず）の上にＣｕからなるメタルシード層１４を形成する。

ここで、所望のホールのサイズにメタルシード層１４を形成することができる方法であれば、ＣＶＤ法などの他の公知技術を採用してもよい。

なお、メタルシード層１４として、Ｃｕの代わりに金や銀を用いてもよい。

このようにメタルシード層１４を形成すると、メタルシード層１４で被覆できるサイズより大きく形成されたホール１３ｂでは、ホール１３ｂの内壁に完全にメタルシード層１４を堆積することができる。

一方、それ以外のサイズを持つホール１３ａは、ホールのサイズが小さいため、メタルシード層１４が形成されていない部分が生じる。図２（ｃ）に示すように、特にホール１３ａの底部Ｂに、メタルシード層１４が形成されない部分が発生する。

次に、電解メッキ技術を用いて、Ｃｕ電解液中において、メタルシード層１４と装置側に備え付けられた電極間に電流を印加し、メタルシード層１４の上にＣｕ膜を形成する。これにより、ホール１３の内部に、Ｃｕからなるメタル材料１５を形成する。

このとき、電解メッキ工程において、ホール１３ｂの内壁に隙間なく形成されたメタルシード層１４をメッキ電極として、ホール１３ｂの内部をメタル材料１５で完全に埋めることができる。

また、図２（ｃ）に示すように、電子ｅ^-がホール１３ｂに形成されたメタルシード層１４から第１の配線パターン１１を経由してホール１３ａの底部に流れる。そのため、ホール１３ａと接続する第１の配線パターン１１がメッキ電極となり、メタルシード層１４が部分的に形成されていないホール１３ａの内部に、メタル材料１５がメッキ成長する。従って、ホール１３ａの内部にボイドのないメタル材料１５を形成することができる。

その後、ＣＭＰ法により、絶縁層１２の上面が露出するまでバリア膜（図示せず）とメタルシード層１４とメタル材料１５とを研磨し、図２（ｄ）に示すように、ホール１３の中にのみバリア膜とメタルシード層１４とメタル材料１５とを残存させる。これにより、第１の配線パターン１１と電気的に接続する配線１６（１６ａ、１６ｂ）が形成される。

このようにして、ホール１３の中に隙間無くメタル材料１５を形成することができ、ボイドの形成を防ぐことができる。従って、配線不良の発生を抑制することができる。

本実施形態において、ホール１３ｂのサイズは、ホールの径が０．１４μｍより大きなサイズであることが好ましい。なぜならば、０．１４μｍ以下の径をもつホールの内壁全体に亘って、スパッタ法やＣＶＤ法で、メタルシード層１４を堆積することが困難であるためである。特に、配線の線幅が９０ｎｍの場合、標準ホールサイズが０．１４μｍであるため、全てのホール１３が０．１４μｍ、若しくは０．１４μｍ以下であった場合、各ホール１３内にはメタルシード層１４を完全に形成することができないため、電解メッキ工程において、メタル材料を埋め込むことができない。しかし、標準ホールサイズである０．１４μｍより大きいサイズのホール１３ｂを形成することで、スパッタ法やＣＶＤ法によって、ホール１３ｂの内壁に亘ってメタルシード層１４を形成することができる。従って、デザインルールによって決められるホール１３ａのホールサイズが０．１４μｍ以下の場合においても、０．１４μｍより大きいホール１３ｂを形成することにより、電解メッキ工程において、ホール１３ａの中にメタル材料を埋め込むことができる。

さらに、本実施形態において、ホール１３ｂのサイズが０．２μｍ以上であればなおよい。特に、配線の線幅が０．１３μｍの場合、標準ホールサイズが０．２μｍであるため、ＣＶＤ法を用いなくても、スパッタリング法によって、メタルシード層１４をホール１３ｂの内壁に形成できる。従って、電解メッキ工程において、ホール１３ｂ内のメタルシード層１４と第１の配線パターン１１とをメッキ電極として、スパッタリング法によってメタルシード層１４が一部形成されていないホール１３ａの中にボイドを形成することなく、メタル材料１５を埋め込むことができる。これにより、配線の接続不良を防ぐことができる。

また、本実施形態において、ホール１３ａとホール１３ｂとの間の第１の配線パターン１１の有する抵抗値は、１００Ω以下が望ましい。言い換えると、配線の線幅が０．１３μｍのデザインルールにおいて、ホール１３ａとホール１３ｂとの間の距離は、約３００μｍ以下が望ましい。ホール１３ａとホール１３ｂをこのように配置すると、電解メッキ工程において、ホール１３ｂから第１の配線パターン１１への経路を電子が流れ易くなる。そのため、電子を安定してホール１３ａの底部に供給することができるため、安定した電気反応により、ホール１３ａにメタル材料１５をメッキ成長させることができる。

本実施形態において、ホール１３ｂのアスペクト比は、２．０以下であることが好ましい。ホールのアスペクト比が２．０以上であるとスパッタ法やＣＶＤ法で、メタルシード層をホール内に形成することが困難であるが、アスペクト比２．０以下の場合、ホール１３ｂの内壁を覆うように、つまり内壁全てに亘ってメタルシード層１４を形成することができる。

なお、配線層が第１の配線パターンである下層配線１１と、配線１６との２層の場合について説明したがこれに限らない。上述したように配線１６を形成した後、配線１６の上方に、配線１６と電気的に接続する第２の配線パターンである上層配線（図示せず）を同様の方法により形成してもよい。さらにその後、上述した配線形成工程を必要な回数繰り返すことにより、多層配線を得ることができる。従って、本発明によれば、ボイドの発生を防ぎ、配線不良を抑制した多層配線構造の半導体装置を提供することができる。

このとき、メタルシード層１４で被覆できるサイズより大きく形成されたホール１３ｂ、つまり配線１６ｂを第２の配線パターン（図示せず）がない部分に配置してもよい。つまり、ホール１３ｂをダミーホールとして第１の配線パターン１１の上に形成してもよい。このように、ホール１３ｂが第２の配線パターンと電気的に接続しないため、第２の配線パターンをホール１３ｂのサイズに合わせて大きくする必要がない。従って、ホール１３ｂのサイズの増加に伴う半導体装置の面積の増加を防ぐことができる。さらに、レイアウト上、空いているスペースを有効活用ができるため、半導体装置の面積の増加を防ぐことができる。

（実施形態２）
本発明の実施形態２における半導体装置の製造方法について、図３（ａ）〜（ｅ）および図４を参照しながら説明する。図３（ａ）〜（ｅ）は、実施形態２に係る半導体装置の製造方法の工程断面図である。図４は、実施形態２に係る半導体装置の平面図である。なお、図３（ｅ）は、図４に示したｘ−ｘ線での断面図である。図２と同一構成要素は同符号を付して説明を省略する。但し、実施形態１と同一部分は説明を省略する。

本実施形態に係る半導体装置は、図３（ａ）に示すように、導電膜からなる第１の配線パターン１１が形成されている上に、絶縁層１２を堆積する。次に、図３（ｂ）に示すように、第１の配線パターン１１と連通するように、絶縁層１２にホール１３ａ、１３ｂを形成する。このとき、ホール１３ａとホール１３ｂはそれぞれ異なるホールサイズを持ち、ホール１３ｂは後の工程においてメタルシード層１４でホールの内壁を被覆できるサイズより大きい。また、ホール１３ａとホール１３ｂは、必ず同一の第１の配線パターン１１上に形成し、ホール１３ａとホール１３ｂとは第１の配線パターン１１を介して繋がっている。

続いて、ホール１３ａ、１３ｂのそれぞれのホールの径より大きい開口部を有するマスクパターン（図示せず）を用いて、ドライエッチング法により、図３（ｃ）に示すように、ホール１３ａ、１３ｂの上部に溝１７ａ、１７ｂを形成する。

次に、スパッタリング法又はＣＶＤ法により、図３（ｄ）に示すように、ホール１３ａ、１３ｂおよび溝１７ａ、１７ｂの内部に、ホール１３ａ、１３ｂおよび溝１７ａ、１７ｂを埋め込まない程度にＣｕからなるメタルシード層１４を形成する。このとき、メタルシード層１４で被覆できるサイズより大きいホール１３ｂには、ホールの内壁にメタルシード層１４を隙間なく堆積することができる。一方、それ以外のサイズを持つホール１３ａはホールサイズが小さいため、スパッタリング法やＣＶＤ法によってメタルシード層１４が堆積されない部分Ｂが生じる。

次に、電解メッキ技術を用いて、図３（ｅ）に示すように、ホール１３ａ、１３ｂと溝１７ａ、１７ｂとの内部にメタル材料１５を埋め込む。

このとき、ホール１３ｂおよび溝１７ｂは、内壁に隙間なく形成されたメタルシード層１４をメッキ電極として、ホール１３ｂと溝１７ｂをメタル材料１５で完全に埋めることができる。

一方、メタルシード層１４が部分的に形成されていないホール１３ａは、ホール１３ａと接続する第１の配線パターン１１がメッキ電極となり、電気反応が発生してメタル材料１５がホール１３ａの内部にメッキ成長する。つまり、図３（ｄ）に示すように、電子ｅ^-がホール１３ｂに形成されたメタルシード層１４から第１の配線パターン１１を経由し、ホール１３ａの底部に至る。従って、ホール１３ａの内部にボイドのないメタル材料１５を形成することができる。

その後、ＣＭＰ法により、絶縁層１２の上の余分なメタル材料１５を除去することにより、メタルプラグ（配線）１６’（１６’ａ、１６’ｂ）と第２の配線パターン１８（１８ａ、１８ｂ）とが形成される。ここで、第２の配線パターン１８ｂは第１の配線であり、第２の配線パターン１８ａは第２の配線である。これにより、第１の配線１８ｂと第２の配線１８ａは、メタルプラグ１６’を介して、下層配線である第１の配線パターン１１と電気的に接続する。

このように、ホール１３ａ、１３ｂの上部に設けた溝１７ａ、１７ｂと、ホール１３ａ、１３ｂとに同時にメタル材料１５を埋め込むことにより、メタルプラグ１６’および第１の配線パターン１１と電気的に接続する第２の配線パターン１８を同時に形成することができる。

以上のように、本実施形態によれば、配線不良を低減したデュアルダマシン構造の配線を形成することができる。

また、このように形成された半導体装置は、平面図である図４に示すように、第１の配線パターン１１の上にメタルプラグ１６’ａ（１３ａ）、１６’ｂ（１３ｂ）が形成されており、さらにメタルプラグ１６’ａ、１６’ｂの上に第２の配線パターン１８が形成されている。ここで、メタルプラグ１６’ａはデザインルール上のサイズを有しており、第１の配線パターン１１と第２の配線パターン１８とを電気的に接続するように配置している。一方、メタルプラグ１６’ｂは、デザインルールよりも大きなサイズを有している。

また、本実施形態において、図４に示すように、ホール１３ｂを第２の配線パターン１８の形成されていない領域Ｙに設けてもよい。この場合、ホール１３ｂに形成されたメタルプラグ１６’ｂは、ダミープラグとなる。これにより、ホール１３ａはその付近に設けられたホール１３ｂと第１の配線パターン１１を介して接続しているため、ホール１３ｂに形成されたメタルシード層１４から電子を供給されることにより、ホール１３ａの内部にメタル材料１５をメッキ成長させて埋め込むことができる。

従って、ホール１３ｂを第２の配線パターンが形成されていない領域に配置すると、メタルプラグ１６’ｂがデザインルールより大きいということによって、第２の配線パターン１８のレイアウトを変更する必要がない。つまり、半導体装置の面積を増加させることなくダミープラグを設けることができる。

さらに、メタルプラグ１６’ｂがデザインルールより大きいことにより、ダミープラグ内にはボイドが形成されていないため、メタルシード層が部分的に形成されないホール１３ａに安定して電子を供給すし、メタルプラグ１６’ａを形成することができる。

なお、本実施形態において、メタルプラグ１６’ｂを第１の配線とし、メタルプラグ１６’ａを第２の配線とし、第２の配線パターン１８を上層配線としてもよい。

（実施形態３）
本発明の実施形態３における半導体装置について、図５（ａ）〜（ｂ）を参照しながら説明する。図５は、実施形態３に係る半導体装置の製造方法の工程断面図である。但し、図２と同一構成要素は同符号を付して説明を省略する。

本実施形態は実施形態１と異なり、ホール１３ａとホール１３ｂが同じ第１の配線パターン１１と接続していないことに特徴を持つ。本実施形態について以下に詳しく説明する。但し、実施形態１と同一部分は説明を省略する。

本実施形態における半導体装置は、図５（ｄ）に示すように、第１の配線パターン１１（１１ａ、１１ｂ）と、第１の配線パターン１１を覆うように形成された絶縁層１２と、絶縁層１２に形成されたホール（図示せず）と、ホールの内壁に形成されたメタルシード層１４と、メタルシード層１４の上にホールを埋めるように形成されたメタル材料１５と、第１の配線パターン１１の下方の下層絶縁層２０に形成された下層配線パターン１９と、下層配線パターン１９と第１の配線パターン１１とを接続する下層メタルプラグ２１（２１ａ、２１ｂ）とから構成されている。

以下に、実施形態３における半導体装置の製造方法について、図５を参照しながら説明する。

導電膜からなり下層配線である下層配線パターン１９の上に、酸化シリコンからなる下層絶縁層２０を形成する。次に、リソグラフィ法およびドライエッチング法により、下層絶縁層２０中に下層配線パターン１９に連通するスルーホール（図示せず）を形成する。その後、ＣＶＤ法により、上記スルーホール内にＣｕを埋め込み、下層配線パターン１９に接続する下層メタルプラグ２１（２１ａ、２１ｂ）を形成する。ここで、下層メタルプラグ２１ａと下層メタルプラグ２１ｂは、必ず同一の下層配線パターン１９の上に形成されている。

次に、下層メタルプラグ２１の上に、それぞれの下層メタルプラグ２１ａ、２１ｂと接続するように、第１の配線パターン１１ａ、１１ｂを形成する。さらに、第１の配線パターン１１ａ、１１ｂの上に、絶縁層１２を形成する。ここで、第１の配線パターン１１ａ、１１ｂおよび絶縁層１２は、実施形態１と同様の方法で形成する。このようにして、図５（ａ）に示すように、第１の配線パターン１１ａは下層メタルプラグ２１ａを介して下層配線パターン１９と電気的に接続し、第１の配線パターン１１ｂは下層メタルプラグ２１ｂを介して下層配線パターン１９と電気的に接続する。ここで、下層配線パターン１９と第１の配線パターン１１とは、下層絶縁層２０により、電気的に絶縁されている。

次に、リソグラフィ法およびドライエッチング法により、絶縁層１２中に、図５（ｂ）に示すように、第１の配線パターン１１ａと連通するようにホール１３ａを形成し、第１の配線パターン１１ｂと連通するようにホール１３ｂを形成する。このとき、ホール１３ａとホール１３ｂは異なるサイズをもち、ホール１３ｂのホールサイズは、後の工程においてメタルシード層１４でホールの内壁を被覆できるサイズより大きい。

続いて、スパッタリング法又はＣＶＤ法により、図５（ｃ）に示すように、ホール１３ａ、１３ｂの内部にＣｕからなるメタルシード層１４を形成する。このとき、メタルシード層１４はホール１３を完全に埋めない程度に形成する。これにより、ホール１３ｂの内壁にはメタルシード層１４を完全に堆積することができ、一方ホール１３ａの内部には、ホールサイズが小さいためにメタルシード層１４が堆積されない部分Ｂが生じる。

次に、電解メッキ技術を用いて、図５（ｄ）に示すように、ホール１３にメタル材料１５を埋め込んだ後、絶縁層１２からはみ出したメタル材料１５を除去して配線１６を形成する。

ここで、図５（ｃ）の図中において矢印で示すように、ホール１３ｂに形成されたメタルシード層１４、第１の配線パターン１１ｂ、下層メタルプラグ２１ｂ、下層配線パターン１９、下層メタルプラグ２１ａ、第１の配線パターン１１ａの順に電子ｅ-が流れることにより、第１の配線パターン１１ａがメッキ電極となり、第１の配線パターン１１ａ側にメタルシード層１４を通じて電子を供給することにより、溶解液中のＣｕイオンが負極側に堆積する電気反応が発生してホール１３ａ内にＣｕがメッキ成長する。これにより、メタルシード層１４が形成されていないホール１３ａの内部にメタル材料１５を埋め込むことができ、ボイドのない配線１６を形成することができる。

このように、設計のレイアウト上、ホール１３ａとホール１３ｂが同一の配線パターン上に形成されていない場合であって、他の配線、プラグ、下層配線パターンなどを介して、ホール１３ａの内部にメタル材料１５を埋め込むことができる。

なお、実施形態１と同様に、配線１６の上方にさらにトレンチを形成する場合も、本実施形態と同様の効果を奏することができる。

（実施形態４）
本発明の実施形態４における半導体装置の製造方法について、図面を参照しながら説明する。図６（ａ）〜（ｄ）は、実施形態４に係る半導体装置の製造方法の工程断面図である。図７は実施形態４に係る半導体装置の要部断面図である。図３と同一構成要素は同符号を付して説明を省略する。

本実施形態の実施形態２と異なる点は、始めに形成するホール１３のサイズがすべて同じであることである。以下に、詳しく説明する。但し、実施形態２と同一部分は説明を省略する。

まず、第１の配線パターン１１が形成された絶縁層１２に、リソグラフィ法およびドライエッチング法により、図６（ａ）に示すように、第１の配線パターン１１に連通するように第１のホールおよび第２のホールであるホール１３を形成する。このとき、ホール１３は全て同じ大きさで、且つ同一の第１の配線パターン１１の上に形成されている。

次に、ホール１３よりも大きな開口部で、且つ一方の開口部が他方の開口部よりも大きい開口部を有するレジストパターンを用いて、図６（ｂ）に示すように、ホール１３の上部に溝１７（１７ａ、１７ｂ）を形成する。ここで、溝１７ｂは第１の溝であり、溝１７ａは第２の溝である。

このとき、開口部の大きいレジストパターンによって形成された溝１７ｂの下方のホール１３ｂはオーバーエッチングされ、ホール１３ｂのサイズが始めに形成したホール１３のサイズよりも拡大する。従って、サイズの異なるホール１３ａとホール１３ｂが形成される。ここで、ホール１３ｂは、後の工程においてメタルシード層１４が被覆できるサイズ以上の大きさに形成される。

ここで用いるレジストパターンは、図７に示すように、溝１７を形成する開口部Ｃの１辺ｎがホール１３の径ｍの２．５倍以上とし、ホール１３と完全にオーバーラップするように配置するとよい。このようにすると、溝１７の形成と同時に、ホール１３をオーバーエッチングでき、効果的にホール１３のサイズを大きくすることができる。

次に、スパッタリング法又はＣＶＤ法により、図６（ｃ）に示すように、ホール１３ａ、１３ｂの内部にＣｕからなるメタルシード層１４を形成する。このとき、ホール１３ｂはホールサイズが十分大きいため、メタルシード層１４を隙間なく堆積することができる。一方、ホール１３ａは、ホールサイズが小さいため、メタルシード層１４が堆積されない部分Ｂが存在する。

次に、電解メッキ技術を用いて、図６（ｄ）に示すように、ホール１３および溝１７にメタル材料１５を埋め込んだ後、絶縁層１２からはみ出したメタル材料１５を除去して、メタルプラグ１６’ａ、１６’ｂと配線１８を形成する。

電解メッキ工程において、図６（ｃ）に示すように、メタルシード層１４が形成されていないホール１３ａの内部には、ホール１３ａの底部の第１の配線パターン１１をメッキ電極とすることにより、そこで発生する電気反応によってメタル材料１５をボイドなく堆積することができる。これは、電子ｅ^-が、ホール１３ｂに形成されたメタルシード層１４から第１の配線パターン１１を経由してホール１３ａの底部に到達するためである。

このように、ボイドの発生を低減した配線を形成することができ、配線の接続不良を抑制することができる。

また本実施形態によれば、同じサイズを持つホール１３を形成した後、溝１７の形成と同時にホールのサイズを拡大することができる。そのため、設計のレイアウト上、一度に同じサイズのホールを形成することができ、ホール形成のためのレジストパターンを１種類にすることができる。また、全て同じサイズのホール１３のため、絶縁層１２にホール１３を安定して形成することができる。

さらに、溝１７のレイアウトを変更することで、容易にホール１３の大きさを変えることができ、シード層を完全に堆積することができるサイズのホール１３ｂを形成することができる。

本発明に係る半導体装置およびその製造方法は、微細なホールサイズを有する配線形成等に有用である。

従来の半導体装置における配線形成の工程断面図 本発明の実施形態１における半導体装置の製造方法の工程断面図 本発明の実施形態２における半導体装置の製造方法の工程断面図 本発明の実施形態２における半導体装置の平面図 本発明の実施形態３における半導体装置の製造方法の工程断面図 本発明の実施形態４における半導体装置の製造方法の工程断面図 本発明の実施形態４における半導体装置の要部断面図

符号の説明

１ 下層配線
２ 絶縁層
３ スルーホール
４ ウエッティング層
５ メタル層
６ メタルシード層
７ メタル材料
８ 配線
９ ボイド
１１、１１ａ、１１ｂ 第１の配線パターン
１２ 絶縁層
１３、１３ａ、１３ｂ ホール
１４ メタルシード層
１５ メタル材料
１６、１６ａ、１６ｂ 配線
１６’、１６’ａ、１６’ｂ メタルプラグ
１７、１７ａ、１７ｂ 溝
１８、１８ａ、１８ｂ 第２の配線パターン
１９ 下層配線パターン
２０ 下層絶縁層
２１、２１ａ、２１ｂ 下層メタルプラグ

Claims (21)

1. 絶縁層に形成され、下層配線に連通する第１の溝および第２の溝の内壁に形成されたシード層と、
   前記シード層が形成された前記第１の溝および前記第２の溝に導電膜を埋め込んで形成された第１の配線および第２の配線とを備え、
   前記シード層は、前記第１の溝の内壁を覆うように形成されていることを特徴とする半導体装置。
2. 前記第１の溝は、前記第２の溝より大きいことを特徴とする請求項１記載の半導体装置。
3. 前記第１の溝の幅は、０．２μｍ以上であることを特徴とする請求項１または請求項２記載の半導体装置。
4. 前記第１の溝のアスペクト比は、２．０以下であることを特徴とする請求項１または請求項２記載の半導体装置。
5. 絶縁層に形成され、下層配線に連通する第１の溝および第２の溝に導電膜を埋め込んで形成された第１の配線および第２の配線を備え、
   前記第１の溝は前記第２の溝より大きく、前記第１の溝のアスペクト比は２．０以下であることを特徴とする半導体装置。
6. 絶縁層に形成され、下層配線に連通する第１の溝および第２の溝に導電膜を埋め込んで形成された第１の配線および第２の配線を備え、
   前記第１の溝は前記第２の溝より大きく、前記第１の溝の幅は０．２μｍ以上であることを特徴とする半導体装置。
7. 前記第１の溝および前記第２の溝の内壁にシード層をさらに備えたことを特徴とする請求項５および請求項６記載の半導体装置。
8. 前記第１の溝と前記第２の溝との間の前記下層配線の抵抗は、１００Ω以下であることを特徴とする請求項１から請求項７のいずれか１つに記載の半導体装置。
9. 前記第１の配線および前記第２の配線は、前記下層配線とプラグを介して電気的に接続していることを特徴とする請求項１から請求項８のいずれか１つに記載の半導体装置。
10. 前記第１の配線および前記第２の配線は、前記絶縁層の上方に形成された上層配線と電気的に接続していることを特徴とする請求項１から請求項９のいずれか１つに記載の半導体装置。
11. 前記第１の配線は、前記上層配線と電気的に接続していないことを特徴とする請求項１０記載の半導体装置。
12. 下層配線を形成する工程と、
    前記下層配線の上に形成された絶縁層に、前記下層配線に連通する第１の溝および第２の溝を形成する工程と、
    前記第１の溝および前記第２の溝の内壁にシード層を形成する工程と、
    前記シード層が形成された前記第１の溝および前記第２の溝に導電膜を埋め込み第１の配線および第２の配線を形成する工程とを備え、
    前記シード層は前記第１の溝の内壁を覆うように形成されていることを特徴とする半導体装置の製造方法。
13. 前記第１の溝は、前記第２の溝より大きいことを特徴とする請求項１２記載の半導体装置の製造方法。
14. 前記第１の溝の幅は、０．２μｍ以上であることを特徴とする請求項１２または請求項１３記載の半導体装置の製造方法。
15. 前記第一の溝のアスペクト比は、２．０以下であることを特徴とする請求項１２または請求項１３記載の半導体装置の製造方法。
16. 下層配線を形成する工程と、
    前記下層配線の上に形成された絶縁層に、前記下層配線に連通する同一サイズの第１のホールおよび第２のホールを形成する工程と、
    前記第１のホールおよび前記第２のホールの上方に、前記第１のホールおよび前記第２のホールに連通する第１の溝および第２の溝を形成する工程と、
    前記ホールと前記溝との内壁にシード層を形成する工程と、
    前記シード層が形成された前記第１のホールと前記第１の溝および前記第２のホールと前記第２の溝にそれぞれ導電膜を埋め込み第１の配線および第２の配線を形成する工程とを備え、
    前記溝を形成する工程は、前記第１のホールの大きさを拡大する工程を含み、
    前記シード層を形成する工程は、前記拡大された第１のホールと前記第１の溝の内壁を覆うように前記シード層を形成する工程を含むことを特徴とする半導体装置の製造方法。
17. 前記溝を形成する工程において、
    前記第１の溝の幅は、前記第１のホールの幅の２．５倍以上であることを特徴とする請求項１６記載の半導体装置の製造方法。
18. 前記第１の溝と前記第２の溝との間の前記下層配線の抵抗は、１００Ω以下であることを特徴とする請求項１２から請求項１７のいずれか１つに記載の半導体装置の製造方法。
19. 前記下層配線を形成する工程と前記配線を形成する工程との間に、
    前記下層配線と電気的に接続するプラグを形成する工程を含むことを特徴とする請求項１２から請求項１８のいずれか１つに記載の半導体装置の製造方法。
20. 前記配線を形成する工程の後に、
    前記配線の上方に、前記配線と電気的に接続する上層配線を形成する工程を含むことを特徴とする請求項１２から請求項１９のいずれか１つに記載の半導体装置の製造方法。
21. 前記第１の配線は、前記上層配線と電気的に接続していないことを特徴とする請求項２０記載の半導体装置の製造方法。