KR100889555B1 - 반도체 소자의 인덕터 제조방법 - Google Patents
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Abstract
본 발명은 인덕터에 충실도를 향상시킬 수 있는 반도체 소자의 인덕터 제조 방법에 관한 것이다.
본 발명에 반도체 소자의 인덕터 제조 방법은 기판을 식각하여 형성된 트랜치에 제 1 금속 배선을 형성하는 단계와, 제 1 금속 배선을 포함한 기판의 전면에 절연막을 형성하는 단계와, 제 1 금속 배선이 노출되도록 절연막을 식각하여 비아홀을 형성하는 단계와, 비아홀을 채우도록 전해도금법을 이용하여 구리 도금층을 형성하는 단계 및 구리 도금층을 포함한 절연막의 전면에 금속층을 증착하고, 포토 및 식각 공정에 의해 금속층을 패터닝하여 제 2 금속 배선을 형성하는 단계를 포함하여 구성된다.
이러한 구성에 의하여 본 발명은 금속 배선의 두께를 증가시키기 위해 절연층의 질화막 형성시 그 두께를 증가시키고, 이로 인해 깊이가 증가한 비아홀을 통해 금속 배선과 전기적으로 연결되는 구리 도금층을 추가로 도금하여 금속 배선의 두께를 증가시킴으로써 저항이 감소하고 충실도(Quality Factor)를 높여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
인덕터, ECP, 충실도, Q-Factor, Quality Factor
Description
본 발명은 반도체 소자에 관한 것으로, 특히 인덕터에 충실도를 향상시킬 수 있는 반도체 소자의 인덕터 제조 방법에 관한 것이다.
일반적으로, 고주파 집적회로(RF IC)설계에 있어서는 임피던스 정합을 위해 인덕터(Inductor)가 요구되는데, 이때 인덕터의 인덕턴스(Inductance)뿐만 아니라 충실도(Quality Factor)는 정합회로의 성능을 결정하는 중요한 요소이다.
그러나, 스탠다드 로직(Standard Logic) 공정을 이용해서 고주파 집적회로에서 요구되는 충실도를 얻을 수 없다.
따라서, 높은 충실도를 확보하기 위해서는 금속배선에서 발생되는 기생 저항 성분을 줄이는 것과, 기판으로 통하는 와전류(Eddy Current) 및 변위 전류(Displacement Current)의 손실을 줄여야 한다.
이를 위하여 인덕터로 사용되는 금속배선의 두께를 표준 공정에서 적용하는 두께보다 높여서 저항을 낮추거나, 구리와 같은 저 저항 금속을 사용하거나, 하부층으로 부터 가능한 한 높게 띄워서 충실도를 높일 수 있다.
한편, 종래의 인덕터 제조방법은 본딩 와이어(Bonding Wire)를 이용하여 3차원 인덕터를 제작하는 방법 또는 3층 이상의 다층 금속선을 형성한 후 2층과 3층의 금속선을 많은 비아(via)들로 단순히 연결하여 금속선의 단면적을 증가시켜 인덕터의 저항을 낮춤으로 충실도를 향상시키는 방법 등이 제안되었다.
그러나, 이러한 종래의 방법들은 제작상의 어려움, 재현성 부족 및 실리콘 기반으로 하는 일반 반도체 공정과의 호환성 부재 및 제작 시간 지연 등의 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 인덕터에 충실도를 향상시킬 수 있는 반도체 소자의 인덕터 제조 방법을 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명에 의한 반도체 소자의 인덕터 제조 방법은, 기판을 식각하여 형성된 트랜치에 제 1 금속 배선을 형성하는 단계와; 상기 제 1 금속 배선을 포함한 기판의 전면에 절연막을 형성하는 단계와; 상기 제 1 금속 배선이 노출되도록 상기 절연막을 식각하여 비아홀을 형성하는 단계와; 상기 비아홀을 채우도록 전해도금법을 이용하여 구리 도금층을 형성하는 단계; 및 상기 구리 도금층을 포함한 절연막의 전면에 금속층을 증착하고, 포토 및 식각 공정에 의해 상기 금속층을 패터닝하여 제 2 금속 배선을 형성하는 단계를 포함하여 구성된다.
본 발명에 따른 반도체 소자의 인덕터 제조방법은 금속 배선의 두께를 증가 시키기 위해 절연층의 질화막 형성시 그 두께를 증가시키고, 이로 인해 깊이가 증가한 비아홀을 통해 금속 배선과 전기적으로 연결되는 구리 도금층을 추가로 도금하여 금속 배선의 두께를 증가시킴으로써 저항이 감소하고 충실도(Quality Factor)를 높여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
이하, 첨부된 도면 및 실시 예를 통해 본 발명의 실시 예를 구체적으로 살펴보면 다음과 같다.
도 1a 내지 도 1f는 본 발명의 실시 예에 따른 반도체 소자의 인덕터 제조 방법을 나타낸 단면도이다.
도 1a를 참조하면, 기판(202)에 포토 및 식각 공정을 이용하여 금속배선이 형성될 영역인 트랜치(204)를 형성한다.
도 1b에 도시된 바와 같이, 기판(202)에 형성된 트랜치(204)에 제 1 금속 배선(206)이 형성된다. 여기서, 제 1 금속 배선(206)은 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 또는 스퍼터링(Sputtering) 방법 등으로 형성하여 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)공정으로 평탄화시켜 형성한다. 이때, 제 1 금속 배선(206)은 구리(Cu) , 알루미늄(Al) 또는 이들의 합금 중 적어도 어느 하나로 형성될 수 있다.
도 1c에 도시된 바와 같이, 제 1 금속 배선(206) 및 기판(202)의 전면에 절연막이 형성된다. 이때, 절연막은 질화막(208) 및 산화막(210)으로 구성된다.
질화막(208) 및 산화막(210)은 제 1 금속 배선(206) 및 기판(202)의 전면에 순차적으로 형성된다. 여기서, 질화막(208) 및 산화막(210)은 화학기상증착(Chemical Vapor Deposition, CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 등으로 형성한다. 이때, 질화막(208)의 두께는 630Å 내지 700Å으로 형성되고, 산화막(210)의 두께는 6000Å 내지 20,000Å으로 형성된다.
여기서, 제 1 금속 배선(206)과 절연막 사이에는 금속 배선의 확산 및 산화를 방지하기 위하여 도시되지 않은 확산 방지막이 형성될 수 있다. 이때, 확산 방지막은 Ta, TaN, TaSiN, TiN, TiSiN, WN, WSiN 등으로 형성된다.
도 1d에 도시된 바와 같이, 제 1 금속 배선(206)이 노출되도록 산화막(210) 및 질화막(208)을 관통하여 비아홀(212)을 형성한다. 여기서, 비아홀(212)은 포토 및 식각 공정으로 형성된다. 그리고, 비아홀(212)은 제 1 금속 배선(206)의 표면이 들어나 오염되는 것을 방지할 수 있도록 제 1 금속 배선(206)의 폭보다 좁게 형성된다. 이때, 비아홀(212)의 표면과 제 1 금속 배선(206)이 형성된 트랜치(204)의 표면 사이의 거리(t)는 약 200nm 정도임이 바람직하다.
도 1e에 도시된 바와 같이, 비아홀(212)을 통해 노출된 제 1 금속 배선(206)에 구리 도금층(214)이 형성된다. 여기서, 구리 도금층(214)은 제 1 금속 배선(206)에 전해도금법(Electro Chemical Plating, ECP)으로 구리를 성장시켜 형성한다. 이때, 구리 도금층(214)의 높이는(h2)는 질화막(208) 및 산화막(210)을 포함하는 절연막의 높이(h1)보다 높지 않도록 형성된다.
도 1f에 도시된 바와 같이, 구리 도금층(214) 및 산화막(210) 상에 제 2 금 속 배선(216)이 형성된다. 이때, 제 2 금속배선(216)은 플라즈마 화학 기상 증착 또는 스퍼터링 등의 증착 방법으로 금속층을 증착한다. 그리고, 포토 및 식각 공정으로 금속층을 패터닝 하여 제 2 금속 배선(216)을 형성한다. 이때, 제 2 금속 배선(206)은 구리(Cu) , 알루미늄(Al) 또는 이들의 합금 중 적어도 어느 하나로 형성될 수 있다.
여기서, 제 2 금속 배선(216)과 절연막 사이에는 금속 배선의 확산 및 산화를 방지하기 위하여 도시되지 않은 확산 방지막이 형성될 수 있다. 이때, 확산 방지막은 Ta, TaN, TaSiN, TiN, TiSiN, WN, WSiN 등으로 형성된다.
이러한 반도체 소자의 인덕터 제조 방법은 절연층의 질화막 형성시 그 두께를 증가시켜 비아홀을 통해 접속되는 금속 배선의 두께를 증가시킴으로써 저항을 감소시키고 충실도(Quality Factor)를 높여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 내지 도 1f는 본 발명의 실시 예에 따른 반도체 소자의 인덕터 제조방법을 나타낸 도면이다.
202 : 기판 204 : 트랜치
206 : 제 1 금속 배선 208 : 질화막
210 : 산화막 212 : 비아홀
214 : 구리 도금층 216 : 제 2 금속 배선
Claims (7)
- 기판을 식각하여 형성된 트랜치에 제 1 금속 배선을 형성하는 단계와;상기 제 1 금속 배선을 포함한 기판의 전면에 절연막을 형성하는 단계와;상기 제 1 금속 배선이 노출되도록 상기 절연막을 식각하여 비아홀을 형성하는 단계와;상기 비아홀을 채우도록 전해도금법을 이용하여 구리 도금층을 형성하는 단계; 및상기 구리 도금층을 포함한 절연막의 전면에 금속층을 증착하고, 포토 및 식각 공정에 의해 상기 금속층을 패터닝하여 제 2 금속 배선을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 인덕터 제조 방법.
- 제 1 항에 있어서,상기 제 1 금속 배선의 폭은 상기 비아홀의 폭보다 넓은 것을 특징으로 하는 반도체 소자의 인덕터 제조 방법.
- 제 1 항에 있어서,상기 절연막은 산화막 및 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 인덕터 제조 방법.
- 제 3 항에 있어서,상기 산화막의 두께는 6000Å 내지 20,000Å인 것을 특징으로 하는 반도체 소자의 인덕터 제조 방법.
- 제 3 항에 있어서,상기 질화막의 두께는 620Å 내지 700Å인 것을 특징으로 하는 반도체 소자의 인덕터 제조 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 질화막 및 산화막을 포함한 높이는 상기 비아홀에 형성된 상기 구리 도금층의 높이보다 높은 것을 특징으로 하는 반도체 소자의 인덕터 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 금속배선은 알루미늄(Al) 또는 구리(Cu)인 것을 특징으로 하는 반도체 소자의 인덕터 제조 방법.
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