KR20050056378A

KR20050056378A - 반도체 소자의 인덕터 형성방법

Info

Publication number: KR20050056378A
Application number: KR1020030089327A
Authority: KR
Inventors: 민우식
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2003-12-10
Filing date: 2003-12-10
Publication date: 2005-06-16

Abstract

본 발명은 반도체 소자의 인덕터 형성방법에 관한 것으로, 본 발명의 사상은 매몰 콘택이 형성된 반도체 기판에 식각 정지막, 제1 및 제2 층간 절연막을 순차적으로 형성하는 단계, 상기 매몰 콘택이 노출되도록 상기 결과물을 패터닝하여 비아홀 및 인덕터 트렌치를 형성하는 단계, 상기 비아홀 및 인덕터 트렌치를 포함한 상기 결과물 전면에 확산 방지막을 형성하는 단계, 상기 매몰 콘택이 노출되도록 상기 비아홀 저면에 형성된 확산 방지막만을 제거하는 단계, 상기 결과물 전면에 무전해 도금공정을 수행하여, 상기 비아홀에만 도금층을 형성하여 구리 비아 플러그를 형성하는 단계, 상기 형성된 구리 비아 플러그 상부 및 인덕터 트렌치에 시드층을 형성하는 단계 및 상기 결과물 전면에 전기 도금공정을 수행하여 상기 인덕터 트렌치에만 도금층이 형성되도록 하여 인덕터의 형성을 완료하는 단계를 포함한다.

Description

반도체 소자의 인덕터 형성방법{Method of forming inductor in a semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 인덕터 형성방법에 관한 것이다.

RF IC에서 Si CMOS 테크널러지를 구현하기 위한 필수적인 소자가 인덕터(Inductor)이다. 그러나, 스탠다드 로직(Standard logic) 공정으로는 RF IC에서 요구되는 충실도(Q: Quality Factor)를 얻을 수 없으며, 높은 충실도 값을 확보하기 위해서는 메탈 라인에서 발생되는 기생저항 성분을 줄이는 것과, Si 기판으로 통하는 맴돌이 전류(Eddy Current) 및 변위 전류(Displacement current)의 손실을 줄여야 한다. 이를 위하여 인덕터를 형성하는데 사용되는 금속을 기존의 Al 대신에 Cu를 사용하거나, 두께를 표준 공정에서 적용하는 두께보다 두껍게 하여 저항을 낮추고, 하지층과의 거리(높이)를 최대한 확보한다.

그러나 구리배선의 인덕터 구조는 다음과 같은 공정의 문제점을 가지고 있다.

첫째로, 전기 도금법을 이용하여 수십 um 정도의 깊이의 비아홀 및 인덕터 트렌치에 구리 도금층을 한 번에 형성할 경우, 중심부에 심 또는 보이드가 발생할 가능성이 높아져 공정의 안정성을 기여하기 어렵게 되고, 비용적인 측면에 심대한 영향을 미친다.

둘째로, 수십 um 정도의 깊이의 비아홀 및 인덕터 트렌치에 구리 도금층을 한 번에 형성할 경우, 구리 도금층이 매우 두껍게 형성되는데, 이 층을 화학적 기계적 연마 공정으로 연마하는 것이 매우 어렵고, 시간 또한 많이 소요되어 생산성이나 비용적인 측면에 심대한 영향을 미쳐서 제품 단가에 큰 상승을 초래하는 문제가 있다.

상술한 문제점을 해결하기 위한 본 발명의 목적은 중심부에 심 또는 보이드가 발생할 가능성이 낮아지도록 하는 반도체 소자의 인덕터 형성방법을 제공함에 있다.

또한, 인덕터 형성 공정시 불필요한 층에 대한 연마 공정시 발생되는 시간을 줄이게 되는 반도체 소자의 인덕터 형성방법을 제공함에 있다.

상술한 목적을 달성하기 위한 본 발명의 사상은 매몰 콘택이 형성된 반도체 기판에 식각 정지막, 제1 및 제2 층간 절연막을 순차적으로 형성하는 단계, 상기 매몰 콘택이 노출되도록 상기 결과물을 패터닝하여 비아홀 및 인덕터 트렌치를 형성하는 단계, 상기 비아홀 및 인덕터 트렌치를 포함한 상기 결과물 전면에 확산 방지막을 형성하는 단계, 상기 매몰 콘택이 노출되도록 상기 비아홀 저면에 형성된 확산 방지막만을 제거하는 단계, 상기 결과물 전면에 무전해 도금공정을 수행하여, 상기 비아홀에만 도금층을 형성하여 구리 비아 플러그를 형성하는 단계, 상기 형성된 구리 비아 플러그 상부 및 인덕터 트렌치에 시드층을 형성하는 단계 및 상기 결과물 전면에 전기 도금공정을 수행하여 상기 인덕터 트렌치에만 도금층이 형성되도록 하여 인덕터의 형성을 완료하는 단계를 포함한다.

상기 제1 및 제2 층간 절연막은 폴리머 계통의 포토레지스트를 포함한 유전막질, SiC, SiOC 및 SiO₂중 어느 하나로 형성하는 것이 바람직하다.

상기 확산 방지막은 Ta, TaN, TaC, WN, TiW, WBN 및 WC 중 어느 하나로 형성하는 것이 바람직하다.

상기 확산 방지막은 CVD법 및 PVD법 중 어느 하나로 형성하는 것이 바람직하다.

상기 비아홀 저면에 형성된 확산 방지막만 제거하는 단계는 이온화된 PVD 방법으로 수행하는 것이 바람직하다.

상기 이온화된 PVD 방법은 1kW 내지 10kW의 전력의 DC 파워를 인가할 수 있고, 13,56MHz의 RF 제네레이터(generator)를 시용한 RF 바이어스, 50W 내지 1000W의 RF 파워를 인가하여 수행하는 것이 바람직하다.

상기 무전해 도금공정은 20 내지 100℃ 정도의 온도, 0.1mA/cm² 내지 10mA/cm²정도의 바이어스 전류밀도(도금액내에서 웨이퍼에 인가되는 바이어스 전류밀도), 0.1초 내지 100초 정도의 바이어스 인가 시간(도금액내에서 웨이퍼에 인가되는 시간)을 갖는 조건을 갖는 무전해 도금액으로 수행하는 것이 바람직하다.

상기 구리 시드층은 200~ 2000Å 정도의 두께로 형성하고, PVD방법 또는 CVD 방법 중 어느 하나로 형성할 수 있는 것이 바람직하다.

상기 비아홀은 하부의 상기 매몰 콘택과 상기 인덕터를 연결하기 위해 형성되고, 5um~ 100um 정도의 높이를 갖도록 형성하는 것이 바람직하다.

이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.

도 1 내지 도 5는 본 발명에 따른 반도체 소자의 인덕터 형성방법을 설명하기 위한 단면도들이다.

도 1을 참조하면, 구리 매몰콘택(12)이 형성된 반도체 기판(10)에 식각 정지막(14), 제1 층간 절연막(16) 및 제2 층간 절연막(18)을 순차적으로 형성한다. 상기 제2 층간 절연막(18) 상의 소정 영역에 비아 플러그 형성용 포토레지스트 패턴(미도시)을 형성하고, 이를 식각 마스크로 제2 층간 절연막(18), 제1 층간 절연막(16) 및 식각 정지막(14)을 식각하여 구리 매몰 콘택(12)을 노출하는 비아홀(VH)을 형성한다. 상기 비아홀 형성용 포토레지스트 패턴을 제거하고, 상기 제2 층간 절연막(18)상에 인덕터 트렌치 형성용 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 상기 제2 층간 절연막(18)을 식각하여 인덕터 트렌치(IT)를 형성한다.

상기 비아 플러그를 정의하는 비아홀은 하부의 구리 매몰 콘택(12)과 이후 형성될 인덕터를 연결하기 위해 형성되고, 이는 5um~ 100um 정도의 높이를 갖도록 형성할 수 있다.

상기 제1 및 제2 층간 절연막(16, 18)은 폴리머 계통의 포토 레지스트를 포함한 유전막질로 형성하는 것이 바람직하고, 또한, SiC, SiOC 및 SiO₂중 어느 하나로 형성할 수도 있다.

도 2를 참조하면, 상기 형성된 비아홀(VH) 및 인덕터 트렌치(IT)의 벽면을 따라 확산 방지막(20)을 형성한다.

상기 확산 방지막(20)은 Ta, TaN, TaC, WN, TiW, WBN 및 WC 중 어느 하나로 형성할 수 있고, CVD법 및 PVD법 중 어느 하나로 형성할 수 있다.

이어서, 상기 구리 매몰 콘택(12)이 노출되도록 상기 비아홀의 저면에 형성된 확산 방지막(20)을 제거한다.

상기 비아홀의 저면에 형성된 확산 방지막(20)의 제거는 이온화된 PVD 방법을 이용하여 수행하는 데, 이때, DC 파워를 낮추고 기판에 RF 바이어스를 인가하여 비아홀 저면에 있는 확산 방지막이 이온(예를 들어, Ar 이온)과의 충돌에 의하여 제거되도록 한다.

이때, 이온화된 PVD 방법은, 1kW 내지 10kW의 전력의 DC 파워를 인가할 수 있고, 13,56MHz의 RF 제네레이터(generator)를 시용한 RF 바이어스, 50W 내지 1000W의 RF 파워를 인가할 수 있다.

도 3을 참조하면, 상기 결과물 전면에 무전해 도금공정을 수행하여, 비아홀에만 구리 도금층을 형성하여 구리 비아 플러그(22)를 형성한다.

상기 무전해 도금공정은, 비아홀 저면에서 제거된 확산 방지막에 의해, 비아홀(VH)에만 구리 도금층이 형성되도록 한다.

다시 말해, 상기 확산 방지막(20)이 형성되지 않은 상태에서 무전해 도금 공정을 실시한다면, 높은 pH값(예를 들면, 10 이상의 강알칼리 용액)을 갖는 무전해 구리 도금액과 상부 층간 절연막의 절연물질(특히, PR의 경우)이 반응할 수 있으므로, 확산 방지막(20)과 같은 보호막이 형성된 상태에서 무전해 도금 공정을 실시하는 것이 바람직하다.

한편, 무전해 도금공정에 있어서, 도금 초기 도금액 내에서 웨이퍼에 바이어스를 짧게 인가하거나, 도금액 내에 HF를 소량 첨가하여 실시할 수 있다. 이때, 무전해 도금액은 20 내지 100℃ 정도의 온도, 0.1mA/cm² 내지 10mA/cm²정도의 바이어스 전류밀도(도금액내에서 웨이퍼에 인가되는 바이어스 전류밀도), 0.1초 내지 100초 정도의 바이어스 인가 시간(도금액내에서 웨이퍼에 인가되는 시간)을 갖는 조건을 갖는 것이 바람직하다.

한편, 도금액에 HF를 첨가할 경우 첨가되는 HF는 도금액의 0.01% 내지 2%가 되도록 한다.

그리고 구리를 도금할 경우 무전해 도금액에는 10^-4 내지 10M 정도의 Cu²⁺ 이온의 농도가 되도록 하고, 10 내지 13 정도의 용액 pH를 유지하도록 하는 것이 바람직하다.

도 4를 참조하면, 상기 비아 플러그(22)가 형성된 결과물 전면에 구리 시드층(24)을 형성한다. 다시 말해, 상기 금속 배선 트렌치(MT)의 벽면에만 구리 시드층(24)이 형성된다.

상기 구리 시드층(24)은 PVD방법 또는 CVD 방법 중 어느 하나로 형성하고, 200~ 2000Å 정도의 두께로 형성할 수 있다.

도 5를 참조하면, 상기 결과물 전면에 전기도금공정을 수행하여, 인덕터 트렌치에 도금층을 형성하고, 제2 층간 절연막(18)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여 인덕터(26)의 형성을 완료한다.

이때, 인덕터 트렌치에만 형성되는 도금층은 종래 기술과 같이 비아홀 및 인덕터 트렌치를 한 번에 매립할 때보다 두께가 얇아지게 되어, 상기 CMP공정 진행시 시간이나 공정 난이도를 줄일 수 있게 된다.

본 발명에 의하면, 비아홀과 인덕터 트렌치 매립공정을 각각 수행함으로써, 인덕터의 중심부에 심 또는 보이드가 발생할 가능성이 낮아지게 된다.

또한, 비아홀과 인덕터 트렌치 매립공정을 각각 수행함으로써, 불필요한 층에 대한 연마 공정시 발생되는 시간을 줄일 수 있게 된다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 비아홀과 인덕터 트렌치 매립공정을 각각 수행함으로써, 인덕터의 중심부에 심 또는 보이드가 발생할 가능성이 낮아지게 되는 효과가 있다.

또한, 비아홀과 인덕터 트렌치 매립공정을 각각 수행함으로써, 불필요한 층에 대한 연마 공정시 발생되는 시간을 줄일 수 있게 되는 효과가 있다.

본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

*도면의 주요부분에 대한 부호의 설명*

10: 반도체 기판 12: 구리매몰콘택

14: 식각 정지막 16: 제1 층간 절연막

18: 제2 층간 절연막 20: 확산 방지막

22: 구리 비아 플러그 24: 시드층

26: 인덕터

Claims

매몰 콘택이 형성된 반도체 기판에 식각 정지막, 제1 및 제2 층간 절연막을 순차적으로 형성하는 단계;

상기 매몰 콘택이 노출되도록 상기 결과물을 패터닝하여 비아홀 및 인덕터 트렌치를 형성하는 단계;

상기 비아홀 및 인덕터 트렌치를 포함한 상기 결과물 전면에 확산 방지막을 형성하는 단계;

상기 매몰 콘택이 노출되도록 상기 비아홀 저면에 형성된 확산 방지막만을 제거하는 단계;

상기 결과물 전면에 무전해 도금공정을 수행하여, 상기 비아홀에만 도금층을 형성하여 구리 비아 플러그를 형성하는 단계;

상기 형성된 구리 비아 플러그 상부 및 인덕터 트렌치에 시드층을 형성하는 단계; 및

상기 결과물 전면에 전기 도금공정을 수행하여 상기 인덕터 트렌치에만 도금층이 형성되도록 하여 인덕터의 형성을 완료하는 단계를 포함하는 반도체 소자의 인덕터 형성방법.
제1 항에 있어서, 상기 제1 및 제2 층간 절연막은

폴리머 계통의 포토레지스트를 포함한 유전막질, SiC, SiOC 및 SiO₂중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
제1 항에 있어서, 상기 확산 방지막은

Ta, TaN, TaC, WN, TiW, WBN 및 WC 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
제1 항에 있어서, 상기 확산 방지막은

CVD법 및 PVD법 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
제1 항에 있어서, 상기 비아홀 저면에 형성된 확산 방지막만 제거하는 단계는

이온화된 PVD 방법으로 수행하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
제5 항에 있어서, 이온화된 PVD 방법은

1kW 내지 10kW의 전력의 DC 파워를 인가할 수 있고, 13,56MHz의 RF 제네레이터(generator)를 시용한 RF 바이어스, 50W 내지 1000W의 RF 파워를 인가하여 수행하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
제1 항에 있어서, 상기 무전해 도금공정은

20 내지 100℃ 정도의 온도, 0.1mA/cm² 내지 10mA/cm²정도의 바이어스 전류밀도(도금액내에서 웨이퍼에 인가되는 바이어스 전류밀도), 0.1초 내지 100초 정도의 바이어스 인가 시간(도금액내에서 웨이퍼에 인가되는 시간)을 갖는 조건을 갖는 무전해 도금액으로 수행하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
제1 항에 있어서, 상기 구리 시드층은

200~ 2000Å 정도의 두께로 형성하고, PVD방법 또는 CVD 방법 중 어느 하나로 형성할 수 있는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
제1 항에 있어서, 상기 비아홀은

하부의 상기 매몰 콘택과 상기 인덕터를 연결하기 위해 형성되고, 5um~ 100um 정도의 높이를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.