KR100731082B1 - 반도체 소자 제조 방법 - Google Patents

Abstract

본 발명은 반도체 기술에 관한 것으로 특히 실리콘 기판의 중심부가 침몰되어 나타나는 구리 잔존 현상을 방지할 수 있는 반도체 소자 제조 방법에 관한 것이다.

본 발명의 실시예에 의한 반도체 소자 제조 방법은 먼저 실리콘 기판에 형성된 제1 층간 절연막에 다마신 공정을 이용하여 제1 구리 배선을 형성하고, 제1 층간 절연막 위에 제2 층간 절연막을 형성한다. 그리고 제2 층간 절연막을 평탄화한다. 이때 제2 층간 절연막을 평탄화하는 것은 화학-기계적 평탄화 공정을 이용할 수 있다. 이렇게 평탄화 된 제2 층간 절연막에 다마신 공정을 이용하여 제2 구리 배선을 형성한다.

CMP, ECP

Description

반도체 소자 제조 방법{Method for Fabricating Semiconductor Device}

도 1a 및 1b는 반도체 기판에 구리 배선을 형성하고 평탄화 과정 이후에 반도체 기판의 패턴을 검사한 결과를 나타내는 사진도.

도 1c는 전자 현미경으로 패턴 불량을 관찰한 사진도.

도 2는 불량이 나타난 소자의 단면도.

도 3a내지 3f는 본 발명에 따른 반도체 소자를 제조하는 방법을 나타내는 단면도.

<주요 도면 부호에 대한 설명>

32, 42 : 절연막 38 : 유전막

본 발명은 반도체 기술에 관한 것으로, 특히 다마신 공정을 이용한 반도체 소자 제조 방법에 관한 것이다.

기술 발전과 더불어 반도체 소자는 더욱 빠른 응답속도가 요구됨에 따라 RC 지연(RC Delay) 효과를 개선하기 위해 유전율을 낮추기 위해 저유전막(Low-k material)을 사용하고, 금속 배선으로는 고유저항이 낮은 구리(Cu)를 사용하고 있다.

구리 배선의 형성을 위해서는 다마신 공법(damascene)을 이용한다. 즉, 저유전막인 층간 절연막을 선택적으로 식각하여 비아홀과 트렌치를 형성한 다음, 전기 도금 방법(Electro- Chemical Plating; 이하 ECP)으로 비아홀과 트렌치에 구리를 채워넣어 금속 배선을 형성한다.

한편, 반도체 소자는 수없이 많은 패턴을 형성하여 제조되고, 각각의 패턴을 형성하기 위한 공정들을 시행할 때마다 반도체 기판의 결함을 검사한다.

하나의 예로써, 도 1a 및 1b는 반도체 기판에 구리 배선을 형성하고 평탄화 과정 이후에 반도체 기판의 패턴을 검사한 결과이다.

도 1a과 같은 정상적인 기판과 비교할때, 도 1b의 반도체 기판의 중심부에 패턴의 결함이 발생하는 것을 알 수 있다.

도 1c는 이러한 패턴 불량을 전자 현미경을 통하여 확대관찰한 사진도로서, 반도체 기판의 중심부에는 구리가 응집되어 있는 것을 볼 수 있다. 즉, 도 2의 단면도에서 보듯이 제2 절연막(12)에서 침식이 일어난 부분에 구리층(16)이 형성되어 절연막의 높이에 맞추어 평탄화 공정을 시행할 경우에도 잔존하는 구리층(16)으로 인한 불량이 나타난다.

이러한 절연막의 침식은 이전의 패턴층을 형성하는 과정에서 생긴 제1 절연 막(2)의 침식에 기인한다. 그리고, 이러한 제1 절연막의 침식은 주로 전해도금법으로 구리 배선을 형성하는 과정에서 발생한다. 전해도금 중에 기판이 회전함에 따라 전해 용액내에는 기포가 발생하고, 이러한 기포에 의해 전기 도금 공정 진행 중 낮은 전류가 기판에 인가되어 정상적인 전기장의 형성에 영향을 미치게 된다. 따라서 기판상에 구리가 균일하게 증착되는 것이 방해된다. 이때 기판의 중심부위가 가장자리보다 구리 증착이 원활하지 못하여 기판의 중심부분에서는 낮은 높이로 구리가 증착된다.

이후 평탄화(Chemical Mechanical Polish: 이하 CMP) 공정을 실시하여도 CMP 공정이 구리의 높이 단차에 영향을 받아서, 기판의 중심부에서는 제1 절연막(2)이 침몰된 형상을 가진다.

한편, 반도체 소자를 제조하는 과정에서 수없이 많은 패턴을 형성하는 과정을 반복하게 되고, 다른 패턴을 형성하기 위해서 이미 형성된 패턴 위에 또 다른 층의 제2 절연막을 형성한다. 절연막은 화학 기상 증착방법을 이용하여 형성하는데, 이 때에도 제2 절연막은 이미 형성된 패턴 층에 균일한 두께로 형성되는 것이 일반적이어서, 제2 절연막도 중심부가 침몰된 형태를 가진다. 이러한 상태에서 전기 도금으로 구리층을 형성하고 CMP 공정을 진행하면 실리콘 기판의 중심부의 위치에서 구리층이 형성되어 불량을 야기시킨다.

본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 전해도금 을 할 때 실리콘 기판의 중심부가 침몰하여 그 이후에 형성되는 층에서도 침몰 현상이 나타나는 것을 방지하기 위한 반도체 소자 제조 방법을 제공하는 것이 목적이다.

이러한 목적들을 달성하기 위하여, 본 발명의 실시예에 의한 반도체 소자 제조 방법은 먼저 실리콘 기판에 형성된 제1 층간 절연막에 다마신 공정을 이용하여 제1 구리 배선을 형성하고, 제1 층간 절연막 위에 제2 층간 절연막을 형성한다. 그리고 제2 층간 절연막을 평탄화한다. 이때 제2 층간 절연막을 평탄화하는 것은 화학-기계적 평탄화 공정을 이용할 수 있다. 이렇게 평탄화 된 제2 층간 절연막에 다마신 공정을 이용하여 제2 구리 배선을 형성한다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.

도 3a 내지 도 3f는 본 발명에 따른 반도체 소자 제조 방법을 나타내는 도면이다.

본 발명에 따른 반도체 소자 제조 방법은 먼저 도 3a와 같이, 실리콘 기판에 제1 절연막(32)을 형성하고, 제1 절연막(32)을 사진 및 식각 공정을 통하여 여러가지 반도체 소자의 패턴을 형성한다. 그리고 제1 절연막(32) 위에 장벽층(34) 및 구리 배선층(36)을 형성한다. 구리 배선층(36)은 전해도금법(Electro Chemical Plating : 이하 ECP)을 이용하여 형성한다.

ECP 장비는 전해 용액을 담고 있는 수조내에 구리전극을 포함하고 있다. 전 기도금을 위해 웨이퍼가 수조내의 전해 용액으로 침전되면, 구리전극과 웨이퍼에 전압이 인가되어 전기분해가 일어나면서 웨이퍼에 구리가 도금된다. 이때 기판이 회전함에 따라 전해 용액내에는 기포가 발생하고, 이러한 기포에 의해 전기 도금 공정 진행 중 낮은 전류가 기판에 인가되어 정상적인 전기장의 형성에 영향을 준다. 이에 따라 도 3a와 같이 기판의 중심부분은 구리가 잘 증착되지 않아서 구리층이 침식된다.

이어서, CMP공정을 통하여 도 3b와 같이 구리층을 평탄화시킨다. 평탄화공정은 기존 패턴의 단차의 영향을 받아서 단차가 그대로 옮겨진다. 따라서, CMP 공정 이후에도 실리콘 기판의 중심부는 침몰된 형상을 가진다. 즉, 실리콘 기판의 제1 절연막(32)은 기판의 중심부에서 움푹 파인 형태로 남는다.

반도체 소자에 다른 패턴을 형성하기 위해 도 3c와 같이 제1 절연막(32)상에 유전막(38) 및 제2 절연막(42)을 형성한다. 제2 절연막(42)은 화학 기상 증착법으로 형성할 수 있다. 이때 제2 절연막(42)도 기존 패턴상에 균일하게 형성되기 때문에, 이미 형성된 단차는 그대로 유지되어 실리콘 기판의 중심부는 여전히 움푹 패인 형태가 된다.

이러한 단차를 유지한 상태에서 구리 도금을 실시하면 움푹 패인곳에 구리층이 형성되기 때문에, CMP 공정으로 도 3d와 같이 제2 절연막(42)을 평탄화한다.

이렇게 평탄화 된 제2 절연막(42) 상에 전기 도금으로 도 3e와 같이 구리(46)를 증착한다. 제2 절연막(42)이 단차가 없이 평평하여 절연막상에 침식된 부분에 구리층이 형성되지 않기 때문에 이후에 CMP 공정으로 구리층을 평탄화 시키면 도 3f와 같이 실리콘 기판의 중심부에서 구리가 잔존하여 발생하는 불량을 방지할 수 있다.

지금까지 실시예를 통하여 설명한 바와 같이, 본 발명에 따르면 구리층이 잔존하여 발생하는 불량을 제거할 수 있다. 특히, 기존에서처럼 전해도금법을 이용할 경우 실리콘 기판의 중심부에서 발생하는 침몰 현상으로 인하여 구리가 잔존하는 것을 방지하여 수율을 높일 수 있다.

본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 이를 위해 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (2)

1. 다마신 공정을 이용하여 구리 배선을 형성하는 반도체 소자의 제조 방법으로서,

   실리콘 기판에 형성된 제1 층간 절연막에 다마신 공정을 이용하여 제1 구리 배선을 형성하는 제1 단계와,

   상기 제1 층간 절연막 위에 제2 층간 절연막을 형성하는 제2 단계와,

   상기 제1 구리 배선의 형성 과정에서 발생하는 침몰부의 단차를 제거하기 위해 상기 제2 층간 절연막의 상부를 소정 두께로 제거함으로써, 상기 제2 층간 절연막을 평탄화하는 제3 단계와,

   상기 제2 층간 절연막에 다마신 공정을 이용하여 제2 구리 배선을 형성하는 제4 단계를 포함하는 반도체 소자 제조 방법.
2. 제1항에서,

   상기 제3 단계는 화학-기계적 평탄화 공정을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.

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