KR100710192B1 - 반도체 소자의 배선 형성방법 - Google Patents
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Abstract
본 발명은 구리ㆍ알루미늄 합금을 이용하여 배선을 형성함으로써 배선의 전기적 특성을 향상시킴과 동시에 배선의 경도를 높이고자 하는 반도체 소자의 배선 형성방법에 관한 것으로서, 반도체 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 선택적으로 패터닝하여 트렌치 및 비아홀을 형성하는 단계와, 상기 트렌치 및 비아홀 내부 표면에 제 1 금속을 증착하는 단계와, 상기 제 1 금속이 증착된 반도체 기판을 제 2 금속이 용해되어 있는 ECP 용액조에 담그는 단계와, 상기 제 1 금속을 ECP 용액조에 용해시키는 단계와, 상기 ECP 용액조에 용해된 제 1 금속과 제 2 금속을 동시에 도금하여 상기 트렌치 및 비아홀 내부에 합금을 갭-필하는 단계와, 상기 층간 절연막을 엔드 포인트로 하여 상기 합금을 제거하여 합금배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
구리ㆍ알루미늄 합금, 경도
Description
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 배선 형성방법을 나타낸 공정단면도.
도 2a 내지 2h는 본 발명에 따른 반도체 소자의 배선 형성방법을 나타낸 공정단면도.
*도면의 주요 부분에 대한 부호설명
10 : 반도체 기판 13 : 하부층 배선
14 : 층간 절연막 15 : 구리ㆍ알루미늄 합금
15a : 구리ㆍ알루미늄 합금플러그 15b : 구리ㆍ알루미늄 합금배선
17 : 배리어층 30 : 비아홀
31 : 트렌치 60 : 알루미늄
100 : ECP 용액조 101 : 구리판
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 구리ㆍ알루미늄 합 금을 이용하여 배선을 형성함으로써 배선의 전기적 특성을 향상시킴과 동시에 배선의 경도를 높이고자 하는 반도체 소자의 배선 형성방법에 관한 것이다.
최근, 반도체 집적회로에 있어서, 종래에 이용되어 왔던 알루미늄계 배선을 대신하는 배선재료가 요구되어 왔다. 특히, 반도체 집적회로의 미세화와 관련하여 배선에 기인하는 RC 딜레이가 트랜지스터 소자에 의한 RC 딜레이에 비해 상대적으로 커지고, 또한 배선폭의 미세화와 관련하여 배선저항이 증대함에 따라서 알루미늄계 배선을 대체하고자 하는 연구가 계속되고 있다.
이러한 배선저항의 증대는 전원선의 전압강하를 유발하고 배선에 흐르는 전류밀도를 증가시켜 소자의 전기적 신뢰성을 떨어뜨리는 문제를 유발한다. 따라서, 알루미늄계 배선을 구리계 배선으로 대체하고 있는 추세이다. 구리는 전도성이 뛰어나고 저항이 낮아 반도체 집적회로의 배선으로 적합한 재료가 된다.
구리배선은 알루미늄 배선과 달리, 다마신(damascene) 공정을 이용하여 패터닝하는데, 트렌치 및 비아홀 매립과 배선의 형성을 동시에 수행하는 듀얼 다마신 공정을 주로 수행한다.
듀얼 다마신(dual damascene) 공정은 깊이 4000∼5000Å의 트렌치를 에칭하는 공정과, ECP(Electro Chemical Plating) 방식에 의한 구리배선 매립공정과, CMP(Chemical Mechanical Polishing) 방식에 의한 구리 오버필(overfill) 제거 공정 등으로 이루어진다.
이하, 첨부된 도면을 참조하여 종래 기술에 의한 반도체 소자의 배선 형성방법을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 배선 형성방법을 나타낸 공정단면도이다.
종래기술에 의한 반도체 소자는, 먼저, 도 1a에 도시된 바와 같이, 트랜지스터(도시하지 않음)가 형성된 반도체 기판(601) 상에 구리를 증착한 후 패터닝하여 제 1 구리배선(603)을 형성한다.
그리고, 상기 제 1 구리배선(603)을 포함한 전면에 실리콘 질화막, 실리콘 산화막 또는 실리콘 산화막/실리콘 질화막을 형성하여 절연막(604)을 형성한 후, 듀얼 다마신 공정에 의해 상기 절연막을 선택적으로 제거하여 트렌치(614) 및 비아홀(615)을 형성한 후, 형성된 패턴을 베이크(bake)한다.
다음, 도 1b에 도시된 바와 같이, 상기 트랜치(614) 및 비아홀(615) 내부 표면에 배리어층(606)을 얇게 형성하고, 상기 배리어층(606) 상에 구리 씨드층(602)을 증착한다. 상기 구리씨드층은 다마신 공정에서 구리 갭-필(gap-fill)의 목적으로 사용되는 구리 전기 화학 도금(ECP;Electro Chemical Plating) 공정을 수행하기 위해서 요구되는 것이다.
이후, ECP 공정을 수행함에 따라서, 구리씨드층(602)이 계속해서 급속하게 성장하여 트렌치(614) 및 비아홀(615) 내부에 구리층(605)이 오버-필(over-fill)하게 된다.
마지막으로, ECP에 의한 구리 증착이 끝난 후에는, 도 1c에 도시된 바와 같이, 상기 절연막(604)의 상부표면을 엔드 포인트로 전면에 CMP공정을 실시하여 비아홀(615) 및 트렌치(614) 내부에 구리 플러그(605a) 및 제 2 구리배선(605b)을 동시에 형성한다.
즉, 종래 기술에 의한 반도체 소자의 배선 형성방법은 다음과 같은 문제점 있다.
최근, 알루미늄계 배선에서 구리계 배선으로 바뀌면서 EM(electro migration), SM(stress migration)이 좋아지고 RC 딜레이 및 공정 단순화 측면에서 유리해졌다. 하지만, 구리 물질의 경도가 약하기 때문에 화학적 기계적 연마 공정(CMP공정)시 스크래치(scratch)와 디싱(dishing), 에로전(erosion)이 심각하게 발생하는 문제점이 있었다.
특히, CMP 공정에 의한 구리배선 표면의 스크래치는 상부층과의 접촉시 접촉불량을 유발할 위험이 있으므로 제어될 필요가 있다.
따라서, 연성인 순수한 구리 물질을 사용하는 것 보다 구리(Cu), 알루미늄(Al)의 합금을 사용하는 것이 물질의 경도를 높여 CMP 공정에서의 스크래치, 디싱, 에로전 등을 줄일 수 있을 뿐만 아니라 점점 좁아지는 배선에서의 EM, SM 특성을 향상 시킬 수 있다.
하지만, Al 은 Cu의 증착방식인 ECP(Electrochemical plating)법으로 증착하기 힘들고 PVD(physical vapor deposition), CVD(Chemical vapor deposition)법으로 증착하기 때문에 Cu, Al합금을 종래 사용하기 힘들었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 구리ㆍ알루미늄 합금을 이용하여 배선을 형성함으로써 배선의 전기적 특성을 향상시 킴과 동시에 배선의 경도를 높이고자 하는 반도체 소자의 배선 형성방법을 제공하는데 그 목적이 있는바, 상기 구리ㆍ알루미늄 합금을 형성하기 위해서 Al 을 PVD 혹은 CVD법으로 얇게 증착한 후 ECP법으로 Cu를 증착하는 이중 증착 방법을 새로이 제안하는 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 배선 형성방법은 반도체 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 선택적으로 패터닝하여 트렌치 및 비아홀을 형성하는 단계와, 상기 트렌치 및 비아홀 내부 표면에 제 1 금속을 증착하는 단계와, 상기 제 1 금속이 증착된 반도체 기판을 제 2 금속이 용해되어 있는 ECP 용액조에 담그는 단계와, 상기 제 1 금속을 ECP 용액조에 용해시키는 단계와, 상기 ECP 용액조에 용해된 제 1 금속과 제 2 금속을 동시에 도금하여 상기 트렌치 및 비아홀 내부에 합금을 갭-필하는 단계와, 상기 층간 절연막을 엔드 포인트로 하여 상기 합금을 제거하여 합금배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
특히, 상기 제 1 금속을 알루미늄으로 하고 제 2 금속을 구리로 하여 알루미늄ㆍ구리 합금 배선을 형성할 수 있는데, 구체적으로, 반도체 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 선택적으로 패터닝하여 트렌치 및 비아홀을 형성하는 단계와, 상기 트렌치 및 비아홀 내부 표면에 알루미늄을 증착하는 단계와, 상기 알루미늄이 증착된 반도체 기판을 구리가 산화되어 있는 ECP 용액조에 담그는 단계와, 상기 알루미늄을 ECP 용액조에 산화시키는 단계와, 상기 ECP 용액조에 산화된 알루미늄과 구리를 동시에 도금하여 상기 트렌치 및 비아홀 내부에 구리ㆍ알루미늄 합금을 갭-필하는 단계와, 상기 층간 절연막을 엔드 포인트로 하여 상기 구리ㆍ알루미늄 합금을 제거하여 구리ㆍ알루미늄 합금배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 반도체 소자의 배선 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 2h는 본 발명에 따른 반도체 소자의 배선 형성방법을 나타낸 공정단면도이다.
이하의 반도체 기판은 반도체 소자를 형성하기 위한 트랜지스터 및 여러 요소들이 형성된 기판으로서, 구리ㆍ알루미늄 합금에 의해 배선이 형성될 기판에 관한 것이다.
본 발명의 실시예에 따른 반도체 소자의 배선은 우선, 도 2a에 도시된 바와 같이, 반도체 기판(10) 상에 스퍼터링법에 의해 구리 등의 물질을 증착하고 포토식각공정 및 식각 기술로 패터닝하여 하부층 배선(13)을 형성한다.
그리고, 상기 하부층 배선(13)을 포함한 전면에 실리콘 산화물 또는 low-k 물질을 두텁게 증착하여 층간 절연막(14)을 형성한 후, 도 2b에 도시된 바와 같이, 듀얼 다마신 공정에 의해 상기 층간 절연막을 선택적으로 제거하여 트렌치(31) 및 비아홀(30)을 형성한다.
여기서, 상기 듀얼 다마신 공정은 포토 식각공정을 이용하여 트렌치(31) 및 비아홀(30)을 각각 형성하는 기술이다. 즉, 비아홀(30)을 형성한 후 그 인접영역을 선택적으로 제거하여 트렌치(31)를 형성하거나 트렌치(31)를 형성한 후 트렌치 폭보다 좁게 비아홀(30)을 형성하는 기술이다.
다음, RF스퍼터링 또는 수소산화 세정공정에 의하여 하부층 배선(13)의 표면을 세정한 후, 도 2c에 도시된 바와 같이, 상기 비아홀(30) 및 트렌치(31)를 포함한 반도체 기판(10) 전면에 탄탈륨(Ta) 또는 질화 탄탈륨(TaN) 등의 배리어층(17)을 형성한다.
그리고, 상기 배리어층(17)을 포함한 전면에 PVD(physical vapor deposition), CVD(Chemical vapor deposition)법 중 어느 하나의 방법을 이용하여 알루미늄(60)을 증착한다.
이후, 도 2d에 도시된 바와 같이, 알루미늄(60)이 증착된 반도체 기판(10)을 ECP 용액조(100)에 담근다. 상기 ECP 용액조에는 전해액이 구비되고 일정 간격 이격되고 서로 대향하는 제 1 ,제 2 전극(도시하지 않음)이 삽입되어 있는데, 구리 도금을 위해서 황산구리(CuSO4) 등의 전해액과 전극에 배치되는 구리판(101)을 구리 발생원으로서 사용하고 있다. 이때, 황산구리는 Cu2+와 SO4 2-로 이온화되고, 제 1 전극에 반도체 기판을 배치하고 제 2 전극에 상기 구리판을 배치한다.
이후, 도 2e에 도시된 바와 같이, 반도체 기판(10)이 배치된 제 1 전극에 (+)극을 걸어주고, 구리판(101)이 배치된 제 2 전극에 (-)극을 걸어주면, 반도체 기판(10)의 알루미늄(60)이 Al2+로 이온화되어 ECP 용액조(100) 내의 전해액에 충분 히 용해된다. 따라서, ECP 용액조(100) 내의 전해액에는 이온화 상태의 Cu2+, SO4 2-, Al2+가 서로 섞이게 된다.
이어서, 도 2f에 도시된 바와 같이, 반도체 기판(10)이 배치된 제 1 전극에 (-)극을 걸어주고, 구리판(101)이 배치된 제 2 전극에 (+)극을 걸어주면, 양이온 상태에 있던 Cu2+, Al2+가 반도체 기판(10) 측으로 동시에 붙어 구리ㆍ알루미늄 합금이 도금된다. 이때, 전해액의 구리 이온이 고갈될때, 구리판(101)의 구리가 산화되어 ECP 용액조(100) 내의 전해액에 용해된다.
이후, ECP 공정을 수행함에 따라서, 구리ㆍ알루미늄 합금이 계속해서 도금되면, 트렌치(31) 및 비아홀(30) 내부에 구리ㆍ알루미늄 합금(15)이 오버-필(over-fill)하게 된다.
이와같이, 트렌치(31) 및 비아홀(30)을 충분히 매립하고 남도록 구리ㆍ알루미늄 합금(15)을 오버필한 후에는, 도 2h에 도시된 바와 같이, 상기 층간 절연막(14) 표면을 엔드 포인트로 하여 전면을 화학적 기계적 연마 방법으로 평탄하게 함으로써 구리ㆍ알루미늄 합금의 오버필을 제거한다.
상기 화학적 기계적 연마 방법은 구리ㆍ알루미늄 합금의 오버필된 표면을 연마 패드의 표면 위로 접촉하도록 한 상태에서 서로 상대적인 방향으로 회전시켜 물리적으로 원하는 막을 연마함과 동시에, 연마재가 분산된 슬러리를 공급하여 웨이퍼 표면을 화학적으로 반응시켜 반도체 소자의 전면 평탄화를 구현하는 기술이다. 이때, 연마되는 금속층이 종래의 구리배선보다 경도가 높은 구리ㆍ알루미늄 합금배선이므로 CMP 공정에서의 스크래치, 디싱, 에로전 등의 문제점을 줄일 수 있다.
이로써, 상기 비아홀(30) 내부에 구리ㆍ알루미늄 합금플러그(15a)가 완성되고 이와동시에 상기 트렌치(31) 내부에 구리ㆍ알루미늄 합금배선(15b)이 완성된다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명의 반도체 소자의 배선 형성방법은 다음과 같은 효과가 있다.
첫째, 종래에 Al 증착 방식이 PVD(physical vapor deposition), CVD(Chemical vapor deposition)법이고 Cu 증착 방식이 ECP 법이며, ECP 법으로 Al 증착이 어려웠기 때문에 종래에는 CuㆍAl 합금을 사용하기 힘들었으나, 본발명에서는 Al 을 PVD 혹은 CVD법으로 얇게 증착한 후 ECP법으로 Cu를 증착하는 이중 증착 방법을 새로이 제안함으로써 CuㆍAl 합금을 배선에 적용할 수 있게 되었다.
둘째, CuㆍAl 합금배선을 형성할 수 있게 됨으로써, 배선의 경도를 향상시킬 수 있게 되었고, 좁은 배선에서 Cu 그레인(grain)이 상대적으로 커짐으로써 생기는 EM, SM 의 취약점을 Al이 섞임으로써 grain size가 작아 질 수 있기 때문에 재현성(reliability) 측면에서도 상승 효과를 기대할 수 있게 되었다.
셋째, 본 발명에 의한 금속층은 종래의 구리배선보다 경도가 높은 구리ㆍ알루미늄 합금배선이므로, 오버필된 금속층을 평탄화하여 배선을 완성하고자 하는 CMP 공정에서의 스크래치, 디싱, 에로전 등을 줄일 수 있게 되었다.
Claims (21)
- 반도체 기판 상에 층간 절연막을 형성하는 단계와,상기 층간 절연막을 선택적으로 패터닝하여 트렌치 및 비아홀을 형성하는 단계와,상기 트렌치 및 비아홀 내부 표면에 제 1 금속을 증착하는 단계와,상기 제 1 금속이 증착된 반도체 기판을 제 2 금속이 용해되어 있는 ECP 용액조에 담그는 단계와,상기 제 1 금속을 ECP 용액조에 용해시키는 단계와,상기 ECP 용액조에 용해된 제 1 금속과 제 2 금속을 동시에 도금하여 상기 트렌치 및 비아홀 내부에 합금을 갭-필하는 단계와,상기 층간 절연막을 엔드 포인트로 하여 상기 합금을 제거하여 합금배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서,상기 ECP 용액조 내에는 전해액과 일정 간격 이격되고 서로 대향하는 제 1 ,제 2 전극이 배치되어 있는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 2 항에 있어서,상기 전해액에 황산구리(CuSO4)가 포함되는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 2 항에 있어서,상기 제 1 전극에 반도체 기판을 배치하고, 제 2 전극에 구리판을 배치하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 4 항에 있어서,상기 제 1 금속을 ECP 용액조에 용해시키는 단계에서,상기 제 1 전극에 (+)극을 걸어주고, 제 2 전극에 (-)극을 걸어주는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 4 항에 있어서,상기 ECP 용액조에 용해된 제 1 금속과 제 2 금속을 동시에 도금하는 단계에서,상기 제 1 전극에 (-)극을 걸어주고, 제 2 전극에 (+)극을 걸어주는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서,상기 층간 절연막을 엔드 포인트로 하여 상기 합금을 제거하는 단계에서, CMP(Chemical Mechanical Polishing) 공정을 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서,상기 트렌치 및 비아홀 내부 표면에 제 1 금속을 증착하는 단계 이전에,상기 트렌치 및 비아홀 내부 표면에 배리어층을 더 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서,제 1 금속은 알루미늄(Al)인 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 9 항에 있어서,상기 제 1 금속은 PVD(physical vapor deposition) 또는 CVD(Chemical vapor deposition)법으로 증착하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서,상기 제 2 금속은 구리(Cu)인 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서,상기 합금은 구리ㆍ알루미늄 합금인 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 삭제
- 제 1 항에 있어서,상기 트렌치 및 비아홀을 형성하기 위해서, 듀얼 다마신 공정을 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 반도체 기판 상에 층간 절연막을 형성하는 단계와,상기 층간 절연막을 선택적으로 패터닝하여 트렌치 및 비아홀을 형성하는 단계와,상기 트렌치 및 비아홀 내부 표면에 알루미늄을 증착하는 단계와,상기 알루미늄이 증착된 반도체 기판을 구리가 산화되어 있는 ECP 용액조에 담그는 단계와,상기 알루미늄을 ECP 용액조에 산화시키는 단계와,상기 ECP 용액조에 산화된 알루미늄과 구리를 동시에 도금하여 상기 트렌치 및 비아홀 내부에 구리ㆍ알루미늄 합금을 갭-필하는 단계와,상기 층간 절연막을 엔드 포인트로 하여 상기 구리ㆍ알루미늄 합금을 제거하여 구리ㆍ알루미늄 합금배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 15 항에 있어서,상기 ECP 용액조 내에는 전해액과 일정 간격 이격되고 서로 대향하는 제 1 ,제 2 전극이 배치되어 있는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 16 항에 있어서,상기 제 1 전극에 반도체 기판을 배치하고, 제 2 전극에 구리판을 배치하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 17 항에 있어서,상기 알루미늄을 ECP 용액조에 용해시키는 단계에서,상기 제 1 전극에 (+)극을 걸어주고, 제 2 전극에 (-)극을 걸어주는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 18 항에 있어서,상기 ECP 용액조 내에 Cu2+, Al2+가 용해되어 있는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 17 항에 있어서,상기 ECP 용액조에 용해된 알루미늄과 구리를 동시에 도금하는 단계에서,상기 제 1 전극에 (-)극을 걸어주고, 제 2 전극에 (+)극을 걸어주는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 15 항에 있어서,상기 알루미늄을 증착하는 단계에서, PVD(physical vapor deposition) 또는 CVD(Chemical vapor deposition)법으로 증착하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
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