KR100572825B1 - 반도체 소자의 금속배선 형성방법 - Google Patents
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- 239000002184 metal Substances 0.000 title claims abstract description 75
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 75
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title description 2
- 238000000034 method Methods 0.000 claims abstract description 47
- 239000010949 copper Substances 0.000 claims abstract description 34
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 31
- 229910052802 copper Inorganic materials 0.000 claims abstract description 31
- 238000009713 electroplating Methods 0.000 claims abstract description 27
- 238000007747 plating Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 3
- 230000004888 barrier function Effects 0.000 claims description 14
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- 229910019001 CoSi Inorganic materials 0.000 claims description 2
- 229910004491 TaAlN Inorganic materials 0.000 claims description 2
- 229910004166 TaN Inorganic materials 0.000 claims description 2
- 229910004200 TaSiN Inorganic materials 0.000 claims description 2
- 229910008482 TiSiN Inorganic materials 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 239000002131 composite material Substances 0.000 claims description 2
- 239000008151 electrolyte solution Substances 0.000 claims description 2
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000007598 dipping method Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 3
- 230000027756 respiratory electron transport chain Effects 0.000 abstract description 3
- 238000001465 metallisation Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 9
- 238000013508 migration Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- JPVYNHNXODAKFH-UHFFFAOYSA-N Cu2+ Chemical compound [Cu+2] JPVYNHNXODAKFH-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910001431 copper ion Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000003792 electrolyte Substances 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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Abstract
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 보다 자세하게는 전기 도금에 의한 금속 배선 형성에 있어서 씨드층을 전극으로 사용하지 않고 하위 금속층을 씨드층으로 이용하여 구리 배선을 형성하는 방법에 관한 것이다.
본 발명의 상기 목적은 소정의 구조물이 형성된 기판에 하부 금속층을 형성하는 단계, 상기 하부 금속층을 식각하여 하부금속배선을 패터닝하고 스크라이브 영역에 상기 금속배선 패턴을 전기적으로 접속시키는 패드를 형성하는 단계, 상기 하부 금속층을 포함하는 기판에 절연막을 형성하는 단계, 상기 절연막에 상하부 금속배선층의 전기적 접속을 위한 비아홀과 상부 금속배선층이 형성될 배선구를 형성하는 단계, 전기도금을 이용하여 도금층을 형성하는 단계 및 상기 도금층을 평탄화 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법에 의해 달성된다.
따라서, 본 발명은 전기도금을 이용하여 구리층을 형성할 때 하위 금속층을 씨드층으로 이용하여, 별도의 씨드층이 필요 없고, 구리가 하부에서 일방향으로 일정하게 형성되어 모든 접촉홀에 구리를 완벽하게 채울 수 있어 전자 이동 및 스트레스 이동 등 소자의 신뢰도를 향상시킬 수 있는 효과가 있다.
전기 도금, 전극, 구리, 금속배선, 씨드
Description
도 1a 내지 도 1c는 종래기술에 의한 반도체소자의 금속배선 형성방법을 나타낸 단면도.
도 2a 내지 도 2d는 종래기술에 의한 반도체소자의 금속배선 형성방법을 나타낸 단면도.
도 3은 Cu가 성장하는 방향을 나타낸 단면도
도 4는 본 발명에 의한 전기도금 방법을 나타낸 단면도.
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 보다 자세하게는 전기 도금에 의한 금속 배선 형성에 있어서 씨드층을 전극으로 사용하지 않고 하위 금속층을 씨드층으로 이용하여 구리 배선을 형성하는 방법에 관한 것이다.
도 1a 내지 도 1c는 종래의 라인 다마신(line damascene) 구조를 갖는 반도 체소자에서의 금속배선 형성방법을 설명하기 위한 단면도들이다.
라인 다마신 구조는 절연층의 표면으로부터 소정 깊이의 트랜치가 라인상으로 형성되며, 이 트랜치내에 배선금속층이 형성된 구조를 말하며, 이하 도면을 참조하여 라인 다마신 구조의 금속배선 형성방법을 살펴본다.
도 1a를 참조하면, 기판(도시되지 않음) 상에 형성된 절연층(10)에 사진식각 공정을 이용하여 라인형상의 트랜치영역(11)를 형성한다. 이어서, 트랜치영역(11)이 형성된 절연층(10)의 전면에 확산방지층(12)을 형성한다. 다음에, 상기 확산방지층(12) 상에 스퍼터링과 같은 물리기상증착(Physical Vapor Deposition: PVD)법을 이용하여 구리(Cu)를 증착하여 씨드(seed)층(14)을 형성한다.
도 1b를 참조하면, 상기 씨드층(14)이 형성된 결과물 상에 전기도금 (electroplating) 방식을 이용하여 구리로 된 도금층(16)을 형성한다. 이 때, 상기 도금층(16)은 트랜치가 완전히 매립될 정도로 두껍게 형성한다.
도 1c를 참조하면, 화학기계적 연마(Chemical Mechanical Polishing: CMP)공정으로 도금층(16)을 상기 절연층(10)이 노출될 때까지 식각한다. 따라서, 절연층(10)의 표면근방에 형성된 트랜치영역(11) 내에만 확산방지층(12), 씨드층(14) 및 도금층(16)이 잔류하여 이루어지는 금속배선층(16a)을 형성할 수 있다.
듀얼 다마신 구조는 트랜치영역내에 라인 형상으로 매립되어 형성되는 금속배선과 하부의 도전층과의 연결을 위해 콘택홀 또는 비어홀을 매립하는 형상의 콘택과의 결합된 구조를 말한다. 이하 듀얼 다마신 구조의 금속배선 형성방법을 살펴 본다.
도 2a를 참조하면, 기판(도시안됨)상에 일정한 간격을 두고 하부도전층(28)이 형성되며, 하부도전층(28)의 상측으로는 절연층을 개재하여 금속배선층(26a)이 일정한 간격을 두고 형성된다. 상기 하부도전층(28)과 금속배선층(26a)은 콘택홀영역(30)을 통하여 상호 전기적으로 연결된다.
도 2b 내지 도 2d는 각 공정단계별로 도 2a의 VII-VII'선을 자른 단면도를 나타낸다.
도 2b를 참조하면, 기판(도시안됨)상에 도전물질을 증착한 후 패터닝하여 일정한 간격을 갖는 하부도전층(28)을 형성한다. 이어서, 전면에 절연층(20)을 형성한 후 통상의 사진식각공정에 의해 콘택홀영역(30)과 상기 콘택홀영역(30)을 포함하도록 결합된 트랜치 형상의 트랜치영역을 형성한다. 이어서, 전면에 확산방지층(22) 및 씨드층(24)을 차례로 형성한다.
도 2c을 참조하면, 상기 씨드층(24)이 형성된 기판을 전기도금장치내로 로딩한 후, 전기도금(Electroplating)에 의해 구리로 이루어진 도금층(26)을 형성한다. 이어서, 상기 도금층(26)이 형성된 기판에 대하여 화학기계적 연마공정을 이용하여 표면 평탄화공정을 수행한다. 상기 표면 평탄화 공정은 절연층(20)의 표면이 노출될 때까지 도금층(26), 씨드층(24) 및 확산방지층(22)에 대하여 수행하며, 도 2d에 도시된 바와 같이, 표면이 평탄화된 듀얼 다마신 구조의 금속배선층(26a)이 형성된다.
그러나, 상기 금속배선 형성방법에 의하면, 다음과 같은 몇가지 문제점이 발 생한다.
화학기계적 연마공정으로 구리(Cu)막을 제거할 때 금속배선층 패턴의 밀도 차이에 따라 절연층의 침식 현상이 발생하여 기판내 금속배선층간의 두께를 변화시켜 제품의 불량을 유발하게 된다.
씨드층과 확산방지층의 연마속도가 다를 경우, 씨드층과 확산방지층 각각 다른 슬러리를 사용하여 연마하여야 하는데, 이는 화학기계적 연마공정을 매우 복잡하게 만들고 제조비용을 증가시키게 된다.
구리 전기도금시 씨드층에 전극을 주어 씨드층상 등전위면에 구리를 성장시키는 방법을 사용하는데, 좁고 깊은 홀에 씨드층이 형성되지 않으면 전기도금에 의한 구리증착이 일어나지 않아 보이드(32, 32a)가 발생하고 도선의 단락이 발생하여 반도체 소자의 동작이 불가능해진다.
확산 방지층이나 씨드층상에 파티클이 형성되어 있을 경우 전기도금시 씨드층상에 등전위면이 깨지고 구리가 성장하지 않는 영역이 발생하여 도선이 단락되는 문제가 발생하게 된다.
전기도금 방법은 전기가 통하는 전면에서 구리박막이 성장하기 때문에 도 3과 같이 홀내의 바닥과 측벽에서 구리박막이 동시에 성장하는데 이 경우 구리의 성장 방향이 혼합되어 있어 전자 이동(Electro-Migration), 스트레스 이동(Stress-Migration) 등 소자의 신뢰도에 나쁜 영향을 미치게 된다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 하위 금속층에 전기도금용 전극 패드를 형성하여 씨드층이 필요없고, 구리가 하부에서 일방향으로 일정하게 형성되어 모든 홀에 구리를 완벽하게 채울 수 있어 전자 이동(Electro-Migration) 및 스트레스 이동(Stress-Migration) 등 소자의 신뢰도를 향상시킬 수 있는 반도체 소자의 금속 배선 형성방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소정의 구조물이 형성된 기판에 하부 금속층을 형성하는 단계, 상기 하부 금속층을 식각하여 하부금속배선을 패터닝하고 스크라이브 영역에 상기 금속배선 패턴을 전기적으로 접속시키는 패드를 형성하는 단계, 상기 하부 금속층을 포함하는 기판에 절연막을 형성하는 단계, 상기 절연막에 상하부 금속배선층의 전기적 접속을 위한 비아홀과 상부 금속배선층이 형성될 배선구를 형성하는 단계, 전기도금을 이용하여 도금층을 형성하는 단계 및 상기 도금층을 평탄화 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법에 의해 달성된다.
본 발명은 금속배선층을 전기도금시 종래에 씨드층을 이용하는 것과는 달리 하부 금속배선층을 씨드층으로 이용하여 전기도금하는 것에 관한 발명이다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설 명에 의해 보다 명확하게 이해될 것이다.
도 4는 본 발명에 의한 전기도금 방법을 나타낸 단면도이다.
우선, 소정의 구조물이 형성된 기판 상에 하부 금속층(51)을 증착한다. 이어 상기 하부 금속층을 식각하여 하부금속배선을 패터닝하고 스크라이브 영역에 상기 금속배선 패턴을 전기적으로 접속하는 패드(54)를 형성한다.
다음, 상기 금속층을 포함한 반도체 기판에 절연막(52)을 형성한다.
상기 절연막은 PECVD(plasma-enhanced chemical vapor deposition)방법으로 증착된 TEOS(Tetra Ethyl Ortho Silicate) 절연막이다.
다음, 상기 절연막의 일부분을 식각하여 상/하부 금속배선층을 전기적으로 접속하는 비아홀과 상부 금속배선층이 형성될 배선구를 형성한다.
이어, 상기 비아홀이 형성된 절연막의 상부에 장벽금속막을 형성할 수도 있다. 스퍼터링 공정을 통해서 콘택홀의 내면 및 절연막 상에 후속되는 배선금속과의 접착력을 향상시키는 동시에 금속의 확산을 방지해주는 장벽금속막을 균일한 두께로 증착한다.
상기 장벽금속막의 재질은 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co 및 CoSi2 등이 단일막으로 또는 이들 가운데 둘 이상의 복합막으로 형성할 수 있다.
상기 장벽금속막의 두께는 100 내지 1000 Å의 범위가 되도록 형성한다.
이어, 기판을 전기도금장치 내로 로딩한 후, 전기도금에 의해 구리(53)로 이 루어진 도금층을 형성한다. 이어서, 상기 도금층이 형성된 기판에 대하여 CMP 공정을 이용하여 표면 평탄화공정을 수행한다.
전기도금은 기판을 전기도금을 진행할 챔버 내로 로딩하는 단계, 기판을 음극(cathode)으로 하여 전압을 인가하는 단계 및 상기 기판을 전해액 속에 담가 구리층을 성막하는 단계로 이루어진다.
즉, 도금액을 담을 수 있는 도금장치 내로 기판을 로딩한 후, 도금공정을 수행하여 상기 하부금속층의 상부에 도금층을 형성한다.
상기 전기 도금시 전압은 스크라이브 영역에 형성된 패드에 의하여 인가된다.
상기 도금층의 재질은 본 발명의 도금공정에 의해 도금이 이루어질 수 있는 도전성의 금속물질이면 족하며, 본 실시예에서는 대표적으로 구리를 사용하였다.
구리에 대한 전해도금은 구리이온이 포함된 전해용액 내로 전극이 형성된 기판을 넣은 후 이를 음극(cathode)으로 하여 전압을 인가하면 구리 도금층이 하부금속층의 상부면에 선택적으로 형성되는 것을 이용한 것이다.
상기 표면 평탄화 공정은 절연막의 표면이 노출될 때까지 도금층에 대하여 수행한다.
종래 씨드층을 이용할 경우에는 반도체 기판 전면에서 구리가 증착되지만, 본 발명에서는 씨드층 역할을 하는 하부 금속배선층이 드러난 부분에서 구리가 증착되므로 CMP공정이 단순화 된다.
또한 CMP이후 배선구 내부에 남은 금속막이 상부 금속배선층이 된다.
상기와 같은 공정은 씨드층이 필요 없는 공정으로 모든 홀에 구리를 보이드 없이 채울 수 있고 구리가 밑바닥부터 일방향으로 성장하며 형성되기 때문에 씨드를 사용할 때 발생하는 전자 이동 및 스트레스 이동 등의 소자의 신뢰도에 나쁜 영향을 미치게 되는 요인을 제거할 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명은 전기도금을 이용하여 구리층을 형성할 때 하위 금속층을 씨드층으로 이용하여 별도의 씨드층이 필요 없고, 구리가 하부에서 일방향으로 일정하게 형성되어 모든 접촉홀에 구리를 완벽하게 채울 수 있어 전자 이동 및 스트레스 이동 등 소자의 신뢰도를 향상시킬 수 있는 효과가 있다.
Claims (9)
- 소정의 구조물이 형성된 기판에 하부 금속층을 형성하는 단계;상기 하부 금속층을 식각하여 하부금속배선을 패터닝하고 스크라이브 영역에 상기 금속배선 패턴을 전기적으로 접속시키는 패드를 형성하는 단계;상기 하부 금속층을 포함하는 기판에 절연막을 형성하는 단계;상기 절연막에 상하부 금속배선층의 전기적 접속을 위한 비아홀과 상부 금속배선층이 형성될 배선구를 형성하는 단계;전기도금을 이용하여 상기 하부 금속층의 상부에 도금층을 형성하는 단계; 및상기 도금층을 평탄화 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서,상기 도금층을 형성하기 전에 장벽금속층을 형성하는 단계를 더 포함하는 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서,상기 절연막은 PECVD방법으로 증착된 TEOS 절연막인 것을 특징으로 하는 반 도체 소자의 금속배선 형성방법.
- 제 2항에 있어서,상기 장벽금속막은 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co 및 CoSi2 중에서 선택되어진 하나의 단일막 또는 이들 가운데 선택되어진 둘 이상의 복합막으로 형성된 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서,상기 도금층은 구리층임을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서,상기 전기도금은,기판을 전기도금을 진행할 챔버 내로 로딩하는 단계;상기 기판을 음극(cathode)으로 하여 전압을 인가하는 단계; 및상기 기판을 전해액 속에 담가 도금층을 성막하는 단계로 이루어짐을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 6항에 있어서,상기 전압은 스크라이브 영역에 형성된 패드에 의하여 인가되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서,상기 평탄화 공정은 CMP공정인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 8항에 있어서,상기 CMP공정은 절연막의 표면이 노출될 때까지 도금층에 대하여 연마하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030052945A KR100572825B1 (ko) | 2003-07-31 | 2003-07-31 | 반도체 소자의 금속배선 형성방법 |
| US10/747,620 US7030021B2 (en) | 2003-07-31 | 2003-12-30 | Method of fabricating metal interconnection of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030052945A KR100572825B1 (ko) | 2003-07-31 | 2003-07-31 | 반도체 소자의 금속배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050014352A KR20050014352A (ko) | 2005-02-07 |
| KR100572825B1 true KR100572825B1 (ko) | 2006-04-25 |
Family
ID=34101792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030052945A KR100572825B1 (ko) | 2003-07-31 | 2003-07-31 | 반도체 소자의 금속배선 형성방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7030021B2 (ko) |
| KR (1) | KR100572825B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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2003
- 2003-07-31 KR KR1020030052945A patent/KR100572825B1/ko not_active IP Right Cessation
- 2003-12-30 US US10/747,620 patent/US7030021B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7030021B2 (en) | 2006-04-18 |
| US20050026445A1 (en) | 2005-02-03 |
| KR20050014352A (ko) | 2005-02-07 |
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