KR100462762B1 - 반도체 소자의 구리 배선 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 구리 배선 형성 방법에 관한 것으로, 층간 절연막에 비아 콘택홀 및 트랜치로 이루어진 다마신 패턴을 형성하는 단계, 다마신 패턴을 포함한 층간 절연막의 표면부에 확산 장벽층을 형성하는 단계, 확산 장벽층상에 구리 배선층을 형성하는 단계, 구리 배선층을 화학기계적 연마법으로 확산 장벽층의 표면이 노출되는 시점까지 연마하는 단계, 구리 배선층을 포함한 전면에 장벽층을 형성하는 단계, 장벽층과 확산 장벽층을 화학기계적 연마법으로 구리 배선층과 층간 절연막의 표면이 노출되는 시점까지 연마하는 단계를 포함하며, 종래 기술에서 구리 배선과 확산 장벽의 기계적 강도 차이에 의하여 발생하는 트랜치 부분의 리세스를 방지할 수 있으며, 화학기계적 연마 이후에 발생할 수 있는 침식(erosion) 및 디싱(dishing)을 억제시킬 수 있어 구리 배선의 전기적 특성은 물론 디바이스의 안정성 및 기능 향상에 기여하는 이점이 있다.
Description
본 발명은 반도체 소자의 구리 배선 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 소자 제조시 소자와 소자간 또는 배선과 배선간을 전기적으로 연결시키기 위한 구리 배선을 형성하는 방법에 관한 것이다.
반도체 소자의 배선 재료로는 알루미늄(Al) 또는 텅스텐(W)을 널리 사용하였으나, 낮은 융점과 높은 비저항으로 인하여 초고집적 반도체 소자에 더 이상 적용이 어렵게 되었다. 반도체 소자의 초고집적화에 따라 비저항은 낮고 일렉트로마이그레이션(electromigration; EM) 및 스트레스마이그레이션(stressmigration; SM) 등의 신뢰성이 우수한 물질의 이용이 필요하게 되었으며, 이에 부합할 수 있는 가장 적합한 재료로서 최근에는 구리(Cu)가 이용되고 있다.
금속 배선 재료로서 구리가 이용되는 이유로는 구리의 녹는점이 1080℃로서 비교적 높을 뿐만 아니라(알루미늄; 660℃, 텅스텐; 3400℃), 비저항은 1.7μΩ㎝로서(알루미늄; .7μΩ㎝, 텅스텐; 5.6μΩ㎝) 매우 낮기 때문이다.
종래 기술에 따른 반도체 소자의 구리 금속 배선 형성 방법을 살펴보면 다음과 같다.
반도체 소자를 형성하기 위한 여러 공정을 거친 기판상에 층간 절연막을 형성하고, 싱글 다마신 공정 또는 듀얼 다마신 공정으로 층간 절연막의 일부분을 식각 하여 비아 콘택홀(via contact hole) 및 트랜치(trench)로 이루어진 다마신 패턴(damascene pattern)을 형성한다.
다마신 패턴을 포함한 층간 절연막의 표면부에 확산 장벽층을 형성하고, 확산 장벽층상에 구리 배선층을 매립한다.
구리 배선층을 화학기계적 연마(CMP)법으로 층간 절연막의 표면이 충분히 노출되는 시점까지 연마하여 다마신 패턴에만 구리 배선층을 남겨 구리 배선을 형성한다. 이때 1차 CMP 공정은 확산 장벽층을 연마정지층으로 이용하여 구리 연마율이 높고 상대적으로 확산 장벽 연마율이 낮은 선택비로 연마하며, 2차 CMP 공정은 구리와 확산 장벽 및 층간 절연막을 선택비 없이 연마한다.
그러나, 전술한 바와 같은 종래의 구리 배선 형성 방법에 의하면 CMP 공정에서 슬러리와 연마력의 영향을 받는 구리 배선과 확산 장벽은 기계적 강도의 차이에 의하여 제거율의 차이가 발생되어 침식(erosion) 및 디싱(dishing)이 형성되며, 층을 중첩시킴에 따라 웨이퍼 전면의 균일성에 나쁜 영향을 미쳐 프로세서 상에 문제점이 발생되고, 구리 배선의 전기적 특성에도 영향을 미치는 문제점이 있다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 1차 CMP 공정 이후에 구리 배선층을 포함한 전면에 장벽층을 형성한 후에 2차 CMP 공정을 수행함으로써, 구리 배선과 확산 장벽의 기계적 강도 차이에 의하여 발생하는 트랜치 부분의 리세스를 방지 및 화학기계적 연마 이후에 발생할 수 있는 침식 및 디싱을 억제시키는 데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 구리 배선 형성 방법은, 층간 절연막에 비아 콘택홀 및 트랜치로 이루어진 다마신 패턴을 형성하는 제 1 단계; 다마신 패턴을 포함한 층간 절연막의 표면부에 확산 장벽층을 형성하는 제 2 단계; 확산 장벽층상에 구리 배선층을 형성하여 다마신 패턴을 매립하는 제 3 단계; 구리 배선층을 화학기계적 연마법으로 확산 장벽층의 표면이 노출되는 시점까지 연마하는 제 4 단계; 구리 배선층과 확산 장벽층을 포함한 전면에 장벽층을 형성하는 제 5 단계; 장벽층과 확산 장벽층을 화학기계적 연마법으로 구리 배선층과 층간 절연막의 표면이 노출되는 시점까지 연마하는 제 6 단계를 포함한다.
도 1a 내지 1f는 본 발명의 실시예에 따른 반도체 소자의 구리 배선 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 기판 12 : 층간 절연막
13 : 비아 콘택홀 14 : 트랜치
15 : 확산 장벽층 16 : 구리 배선층
17 : 장벽층
본 발명의 실시예로는 다수개가 존재할 수 있으며, 이하에서는 첨부한 도면을 참조하여 바람직한 실시예에 대하여 상세히 설명하기로 한다. 이 실시예를 통해 본 발명의 목적, 특징 및 이점들을 보다 잘 이해할 수 있게 된다.
도 1a 내지 1f는 본 발명의 실시예에 따른 반도체 소자의 구리 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 공정을 거친 기판(11)상에 층간 절연막(12)을 형성한다. 싱글 다마신 공정 또는 듀얼 다마신 공정으로 층간 절연막(12)의 일부분을 식각 하여 비아 콘택홀(via contact hole; 13) 및 트랜치(trench; 14)로 이루어진 다마신 패턴(damascene pattern)을 형성한다.
기판(11)은 반도체 기판에 형성되는 접합부이거나 전극 또는 배선으로 사용되는 도전성 패턴을 포함한다. 비아 콘택홀(13)은 기판(11)과 배선을 연결시켜주는 부분이고, 트랜치(14)는 배선이 형성될 부분이다.
도 1b를 참조하면, 다마신 패턴(13,14)을 포함한 층간 절연막(12)의 표면부에 확산 장벽층(15)을 형성한다. 이 확산 장벽층(15)은 이후에 매립될 구리 원자가 층간 절연막(12)으로 확산하는 것을 방지하는 역할을 한다.
도 1c를 참조하면, 확산 장벽층(15)상에 구리 배선층(16)을 형성한다.
구리 배선층(16)은 무전해도금법, 전해도금법, 스퍼터링법, 화학기상증착법(CVD) 등의 방법으로 구리를 증착하여 다마신 패턴(13,14)이 매립되도록 형성된다. 다마신 패턴(13,14)의 크기가 작고 애스팩트 비가 클 경우 비아 콘택 매립 특성이 우수한 전해도금법 및 CVD를 적용하는 것이 유리하다.
도 1d를 참조하면, 구리 배선층(16)을 화학기계적 연마(CMP)법으로 확산 장벽층(15)의 표면이 충분히 노출되는 시점까지 연마하여 다마신 패턴(13,14)에만 구리 배선층(16)을 남긴다. 이때 확산 장벽과 구리의 기계적 강도의 차에 의해 다마신 패턴(13,14)쪽이 리세스(recess)가 발생한다.
도 1e를 참조하면, 구리 배선층(16)을 포함한 전면에 장벽층(17)을 증착한다. 장벽층(17)은 티타늄 나이트라이드(TiN)를 이온화 PVD, CVD 및 유기금속화학기상증착(MOCVD)법 중 어느 하나의 방법으로 증착하여 형성하거나, 탄탈륨(Ta) 또는 탄탈륨 나이트라이드(TaN)를 이온화 PVD법 또는 CVD법으로 증착하여 형성하거나, 텅스텐 나이트라이드(WN)를 CVD법으로 증착하여 형성하거나, 티타늄 알루미늄 나이트라이드(TiAlN), 티타늄 실리콘 나이트라이드(TiSiN), 탄탈륨 실리콘 나이트라이드(TaSiN) 중 어느 하나를 PVD 또는 CVD법으로 증착하여 형성한다.
확산 장벽층(15)과 장벽층(17)은 동일한 재료를 사용하는 것이 바람직하며, 이때 장벽층(17)의 증착 두께는 확산 장벽층(15)의 두께에 대비할 때에 최소 1/3 이상의 두께로 증착한다.
도 1f를 참조하면, 장벽층(17)과 확산 장벽층(15)을 화학기계적 연마법으로 구리 배선층(16)과 층간 절연막(12)의 표면이 충분히 노출되는 시점까지 연마하며, 이후 세정공정을 실시한다. 이때 구리의 기계적 강도는 주변의 유전체 재료의 기계적 강도보다 크므로 구리를 매립한 트랜치(14) 이외의 주변에 리세스(recess)가 발생한다.
상기에서는 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
전술한 바와 같이 본 발명은 종래 기술에서 구리 배선과 확산 장벽의 기계적 강도 차이에 의하여 발생하는 트랜치 부분의 리세스를 방지할 수 있으며, 화학기계적 연마 이후에 발생할 수 있는 침식 및 디싱을 억제시킬 수 있어 구리 배선의 전기적 특성은 물론 디바이스의 안정성 및 기능 향상에 기여하는 효과가 있다.
Claims (5)
- 층간 절연막에 비아 콘택홀 및 트랜치로 이루어진 다마신 패턴을 형성하는 제 1 단계;상기 다마신 패턴을 포함한 층간 절연막의 표면부에 확산 장벽층을 형성하는 제 2 단계;상기 확산 장벽층상에 구리 배선층을 형성하여 상기 다마신 패턴을 매립하는 제 3 단계;상기 구리 배선층을 화학기계적 연마법으로 상기 확산 장벽층의 표면이 노출되는 시점까지 연마하는 제 4 단계;상기 구리 배선층과 상기 확산 장벽층을 포함한 전면에 장벽층을 형성하는 제 5 단계; 및상기 장벽층과 상기 확산 장벽층을 화학기계적 연마법으로 상기 구리 배선층과 층간 절연막의 표면이 노출되는 시점까지 연마하는 제 6 단계를 포함하는 반도체 소자의 구리 배선 형성 방법.
- 제 1 항에 있어서,상기 확산 장벽층과 장벽층은 동일한 재료를 사용하는 것을 특징으로 한 반도체 소자의 구리 배선 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 장벽층은 티타늄 나이트라이드(TiN), 탄탈륨(Ta), 탄탈륨나이트라이드(TaN), 텅스텐 나이트라이드(WN), 티타늄 알루미늄 나이트라이드(TiAlN), 티타늄 실리콘 나이트라이드(TiSiN), 탄탈륨 실리콘 나이트라이드(TaSiN) 중 어느 하나의 재료를 사용하는 것을 특징으로 한 반도체 소자의 구리 배선 형성 방법.
- 제 1 항에 있어서,상기 장벽층의 증착 두께는 상기 확산 장벽층의 두께에 대비할 때에 최소 1/3 이상의 두께로 증착하는 것을 특징으로 한 반도체 소자의 구리 배선 형성 방법.
- 제 1 항에 있어서,상기 제 6 단계는 상기 트랜치 이외의 주변에 리세스(recess)가 발생되게 연마하는 것을 특징으로 한 반도체 소자의 구리 배선 형성 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0033887A KR100462762B1 (ko) | 2002-06-18 | 2002-06-18 | 반도체 소자의 구리 배선 형성 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0033887A KR100462762B1 (ko) | 2002-06-18 | 2002-06-18 | 반도체 소자의 구리 배선 형성 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030096828A KR20030096828A (ko) | 2003-12-31 |
KR100462762B1 true KR100462762B1 (ko) | 2004-12-20 |
Family
ID=32387425
Family Applications (1)
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---|---|---|---|
KR10-2002-0033887A KR100462762B1 (ko) | 2002-06-18 | 2002-06-18 | 반도체 소자의 구리 배선 형성 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100462762B1 (ko) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100889544B1 (ko) * | 2006-12-29 | 2009-03-23 | 동부일렉트로닉스 주식회사 | 반도체 소자 형성방법 |
CN102222638B (zh) * | 2010-04-13 | 2014-02-26 | 中芯国际集成电路制造(上海)有限公司 | 一种去除铜导线之间铜残留的方法 |
CN102371534B (zh) * | 2010-08-24 | 2014-05-07 | 中芯国际集成电路制造(上海)有限公司 | 晶圆表面的化学机械研磨方法 |
KR102274775B1 (ko) | 2014-11-13 | 2021-07-08 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
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-
2002
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---|---|
KR20030096828A (ko) | 2003-12-31 |
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