KR101127025B1 - 반도체 소자의 구리 배선 형성방법 - Google Patents

반도체 소자의 구리 배선 형성방법 Download PDF

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Abstract

본 발명의 반도체 소자의 구리 배선 형성방법에 관한 것으로, 하부 구리 배선이 형성된 반도체 기판 상부에 질소(N)의 함량이 50원자% 이상이 되도록 한 탄탈륨 나이트라이드(TaNx)절연막을 물리적기상 증착법으로 형성하는 단계와, 상기 탄탈륨 나이트라이드 절연막 상부에 상부 배선용 유전막을 형성하는 단계와, 상기 상부 배선용 유전막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 형성하는 단계로 형성된 결과물의 전체 표면 상부에 배리어 메탈층을 형성하는 단계와, 상기 콘택홀에 의해 노출되는 하부의 배리어 메탈층 및 탄탈륨 나이트라이드(TaNx) 절연막을 제거하는 단계와, 상기 절연막을 제거하는 단계로 형성된 결과물 상부에 상부 구리 배선을 형성하는 단계를 포함하는 반도체 소자의 구리 배선 형성방법을 개시한다.

Description

반도체 소자의 구리 배선 형성방법{Method for Forming Copper Line of Semiconductor Device}
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 구리 배선 형성방법의 일 실시예를 도시하는 공정 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 구리 배선 형성방법의 다른 일 실시예를 도시하는 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 하부 배선용 유전막
14 : 하부 구리 배선 16 : 탄탈륨 나이트라이드(TaNx)절연막
18 : 상부 배선용 유전막 20 : 배리어 메탈층
22 : 상부 구리 배선
본 발명은 반도체 소자의 구리 배선 형성방법에 관한 것으로, 더욱 상세하게는 다마신 공정에 의해 형성된 하부 구리 배선의 상부에 배리어막으로 질소 함량이 높은 탄탈륨 나이트라이드(TaNx)절연막을 형성함으로써, 하부 구리에 대하여 뛰어난 배리어 능력을 나타내고 구리와의 접착성이 뛰어나 전자 이동(electromigration)에 대한 저항성도 매우 큰 구리 배선을 형성할 수 있는 방법에 관한 것이다.
일반적으로 구리는 식각 공정을 이용하여 배선 패턴을 형성하기가 어렵기 때문에, 구리의 배선 패턴을 형성하기 위하여 다마신(damascene) 공정을 이용한다.
이러한 다마신 공정은 그 구조에 따라 싱글 다마신 공정과 듀얼 다마신 공정 등으로 나뉘어지고, 다마신 공정을 이용하면 불필요하게 증착된 구리막을 제거하기 위하여 평탄화 공정을 실시해야 한다.
상기한 다마신 공정에 의해 형성되는 반도체 소자의 구리 배선 구조를 간략히 설명하면 다음과 같다.
먼저, 반도체 기판에 형성된 하부 배선용 유전막을 식각하여 콘택홀을 형성한 다음, 상기 결과물의 전체 표면 상부에 배리어막 및 구리 시드층을 증착한다. 다음, 전해도금 공정 등을 수행하여 상기 구리 시드층을 성장시켜 상기 콘택홀을 구리로 채운 후, 화학적 기계적 연마공정을 수행하여 상기 구리를 평탄화하는 것에 의해 하부 구리 배선을 형성할 수 있다.
다음, 상기 하부 구리 배선 상부에 상부 구리 배선을 형성하기 위하여 먼저 실리콘 카바이드(SiC) 또는 실리콘 나이트라이드(SiN)와 같은 배리어막을 증착한다. 다음, 상기 배리어막 상부에 상부 배선용 유전막을 증착한 다음, 상기 상부 배선용 유전막을 식각하여 콘택홀을 형성한 다음, 상기 콘택홀을 형성한 결과물의 전체 표면 상부에 배리어막 및 구리 시드층을 증착한다. 다음, 전해도금 공정 등을 수행하여 상기 구리 시드층을 성장시켜 상기 콘택홀을 구리로 채운 후, 화학적 기계적 연마공정을 수행하여 상기 구리를 평탄화하는 것에 의해 상부 구리 배선을 형성할 수 있다.
이때, 상기 실리콘 카바이드막(SiC) 또는 실리콘 나이트라이드막(SiN)과 같은 배리어막은 일반적으로 화학적기상 증착법(Chemical Vapor Deposition)에 의해 증착되는데, 하부 구리와의 접착 등의 문제로 인하여 전자 이동(electromigration)에 대한 저항성이 매우 떨어지는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 종래에 하부 구리 배선의 상부에 배리어막으로 사용되었던 실리콘 카바이드막(SiC) 또는 실리콘 나이트라이드막(SiN) 대신에 질소 함량이 높은 탄탈륨 나이트라이드(TaNx)절연막을 형성함으로써 하부의 구리에 대한 뛰어난 배리어 능력을 나타내고 구리와의 접착성이 뛰어나 전자 이동에 대한 저항성도 매우 큰 반도체 소자의 구리 배선 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명에서는 하기의 단계를 포함하는 반도체 소자의 구리 배선 형성방법을 제공한다 :
(a) 하부 구리 배선이 형성된 반도체 기판 상부에 탄탈륨 나이트라이드 (TaNx)절연막을 형성하는 단계;
(b) 상기 탄탈륨 나이트라이드(TaNx)절연막 상부에 상부 배선용 유전막을 형성하는 단계;
(c) 상기 상부 배선용 유전막을 식각하여 콘택홀을 형성하는 단계;
(d) 상기 (c) 단계 이후 형성된 결과물의 전체 표면 상부에 배리어 메탈층을 형성하는 단계;
(e) 상기 비아홀에 의해 노출되는 하부의 배리어 메탈층 및 탄탈륨 나이트라이드(TaNx)절연막을 제거하는 단계; 및
(f) 상기 (e) 단계 이후 형성된 결과물 상부에 상부 구리 배선을 형성하는 단계.
상기 단계를 포함하는 본 발명에 있어서, 상기 탄탈륨 나이트라이드(TaNx)절연막은 물리적상 증착법(Physical Vapor Deposition)에 의해 10～300Å의 두께로 형성되는 것과, 상기 탄탈륨 나이트라이드(TaNx)절연막은 탄탈륨 타겟(target)에 질소 기체 (N2)를 조절하여 질소(N)의 함량이 50원자% 이상이 되도록 한 것과, 상기 (d) 단계 및 (e) 단계는 물리적기상 증착법에 의해 한번의 공정으로 수행되는 것으로 물리적기상 증착법을 이용하여 디씨 파워(DC power)를 10～30kW로 하는 조건으로 100～500Å 두께의 배리어 메탈층을 형성하는 제1 단계; 및 디씨 파워(DC power)를 1～5kW로 하고, 반도체 기판에 가하는 알에프 비아스(RF bias)는 13.56MHz의 알에프 발생기(RF generator)를 이용하며, 10～10000W의 파워(power)를 가하는 조건으로 탄탈륨 나이트라이드(TaNx)절연막을 제거하는 제2 단계로 이루어지는 것을 특징으로 한다.
또한, 본 발명에서는 하기의 단계를 포함하는 반도체 소자의 구리 배선 형성에 대한 다른 방법을 제공한다 :
(a) 하부 구리 배선이 형성된 반도체 기판 상부에 탄탈륨 나이트라이드 (TaNx)절연막을 형성하는 단계;
(b) 상기 탄탈륨 나이트라이드(TaNx)절연막을 식각하여 상기 하부 구리 배선을 노출시키는 단계;
(c) 상기 (b) 단계로 형성된 결과물의 전체 표면 상부에 상부 배선용 유전막을 형성하는 단계;
(d) 상기 상부 배선용 유전막을 식각하여 콘택홀을 형성하는 단계;
(e) 상기 (d) 단계로 형성된 결과물의 전체 표면 상부에 배리어 메탈층을 형성하는 단계;
(f) 상기 콘택홀에 의해 노출되는 하부의 배리어 메탈층을 제거하는 단계; 및
(g) 상기 (f) 단계로 형성된 결과물 상부에 상부 구리 배선을 형성하는 단계.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 구리 배선 형성방법의 일 실시예를 도시하는 공정 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 하부 구리 배선(14)을 구비하는 하부 배선용 유전막(12)을 형성한 다음, 상기 구조의 전체 표면 상부에 물리적기상 증착법을 이용하여 10～300Å 두께의 탄탈륨 나이트라이드(TaNx)절연막(16)을 형성한다.
탄탈륨 나이트라이드(TaNx)절연막(16)은 탄탈륨 타겟(target)에 반응성 스퍼터링 방법(reactive sputtering)을 이용하여 질소 기체(N2)를 조절하여 질소(N)의 함량이 50원자% 이상이 되도록 함으로써 절연체의 특성을 갖도록 한 것이다. 이러한 탄탈륨 나이트라이드(TaNx)절연막(16)은 유전막 또는 구리와의 식각 선택비가 뛰어나기 때문에 구리에 대한 배리어막으로서의 역할뿐만 아니라 식각 정지막으로서의 역할을 동시에 수행할 수 있다.
또한, 하부 배선용 유전막(12)을 식각하여 콘택홀 또는 트렌치를 형성할 때에는 싱글 다마신 공정 또는 듀얼 다마신 공정을 이용한다.
도 1b를 참조하면, 탄탈륨 나이트라이드(TaNx)절연막(16) 상부에 상부 배선용 유전막(18)을 형성한 다음, 상부 배선용 유전막(18)을 식각하여 콘택홀을 형성한다. 이때, 탄탈륨 나이트라이드(TaNx)절연막(16)과 유전막(18)간의 식각 선택비가 뛰어나기 때문에 탄탈륨 나이트라이드(TaNx)절연막(16)은 식각 정지막으로서의 역할을 하게 된다.
또한, 상부 배선용 유전막(18)을 식각하여 콘택홀을 형성할 때에는 싱글 다마신 공정 또는 듀얼 다마신 공정을 이용한다.
도 1c를 참조하면, 상기 결과물의 전체 표면 상부에 상기 구조의 전체 표면 상부에 물리적기상 증착법 또는 화학적기상 증착법을 이용하여 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN 및 WC로 이루어진 군으로부터 선택되는 화합물에 의해 형성되는 배리어 메탈층(20)을 형성한다.
도 1d를 참조하면, 상기 콘택홀에 의해 노출되는 하부의 배리어 메탈층(20) 및 탄탈륨 나이트라이드(TaNx)절연막(16)을 제거한다.
상기 도 1c 및 도 1d에서 설명하는 공정은 물리적기상 증착법에 의한 한번의 공정에 의해 수행될 수 있다. 구체적으로, 먼저 물리적기상 증착법을 이용하여 디씨 파워를 10～30kW로 하는 조건으로 100～500Å 두께의 배리어 메탈층(20)을 형성한 다음, 디씨 파워를 1～5kW로 하고, 반도체 기판에 가하는 알에프 비아스는 13.56MHz의 알에프 발생기를 이용하며, 10～10000W의 파워를 가하는 조건으로 상기 100～500Å 두께의 배리어 메탈층(20)과 탄탈륨 나이트라이드(TaNx)절연막(16)을 제거한다.
도 1e를 참조하면, 상기 구조의 전체 표면 상부에 배리어막(미도시)을 형성한 다음, 상기 배리어막의 상부에 물리적기상 증착법 또는 화학적기상 증착법을 이용하여 50～1500Å 두께의 구리 시드층(미도시)을 형성한다.
다음, 상기 구리 시드층에 무전해도금 공정, 전해도금 공정, 물리적기상 증착 공정 또는 화학적기상 증착 공정을 수행한 후, 열처리하여 상기 콘택홀을 매립하는 구리층(미도시)을 형성한다.
다음, 상기 구리층에 화학적 기계적 연마공정을 수행하여 평탄화시킴으로써 상기 콘택홀에 상부 구리 배선(22)을 형성할 수 있다.
또한, 본 발명에서는 하기의 단계를 포함하는 반도체 소자의 구리 배선 형성을 위한 다른 방법을 제공한다. 이는 상기에서 언급한 방법과 마찬가지로 질소(N)의 함량이 50원자% 이상이 되도록 함으로써 절연체의 특성을 갖도록 한 탄탈륨 나이트라이드(TaNx)막(16)을 사용하는 것은 동일하지만, 하부 구리 배선(14)을 노출시키기 위하여 탄탈륨 나이트라이드(TaNx)절연막(16)을 식각하는 방법 및 그 단계가 다른 것이다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 구리 배선 형성방법의 다른 일 실시예를 도시하는 공정 단면도이다.
도 2a를 참조하면, 반도체 기판(10) 상부에 하부 구리 배선(14)을 구비하는 하부 배선용 유전막(12)을 형성한 다음, 상기 구조의 전체 표면 상부에 물리적기상 증착법(Physical Vapor Deposition)을 이용하여 10～300Å 두께의 탄탈륨 나이트라이드(TaNx)절연막(16)을 형성한다.
도 2b를 참조하면, 탄탈륨 나이트라이드(TaNx)절연막(16)을 식각하여 하부 구리 배선(14)을 노출시킨다.
다음, 상기 결과물의 전체 표면 상부에 상부 배선용 유전막(18)을 형성한 다음, 상부 배선용 유전막(18)을 식각하여 콘택홀을 형성한다.
도 2c를 참조하면, 상기 결과물의 전체 표면 상부에 상기 구조의 전체 표면 상부에 물리적기상 증착법 또는 화학적기상 증착법을 이용하여 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN 및 WC로 이루어진 군으로부터 선택되는 화합물에 의해 형성되는 배리어 메탈층(20)을 형성한다.
도 2d를 참조하면, 상기 콘택홀에 의해 노출되는 하부의 배리어 메탈층(20) 을 제거한다.
도 2e를 참조하면, 상기 구조의 전체 표면 상부에 배리어막(미도시)을 형성한 다음, 상기 배리어막의 상부에 물리적기상 증착법 또는 화학적기상 증착법을 이용하여 50～1500Å 두께의 구리 시드층(미도시)을 형성한다.
다음, 상기 구리 시드층에 무전해도금 공정, 전해도금 공정, 물리적기상 증착 공정 또는 화학적기상 증착 공정을 수행한 후, 열처리하여 상기 콘택홀을 매립하는 구리층(미도시)을 형성한다.
다음, 상기 구리층에 화학적 기계적 연마공정을 수행하여 평탄화시킴으로써 상기 콘택홀에 상부 구리 배선(22)을 형성할 수 있다.
이상에서 설명한 바와 같이, 본 발명에서는 하부 구리 배선의 상부에 배리어막으로 절연체의 특성을 갖는 질소 함량이 높은 탄탈륨 나이트라이드(TaNx)절연막을 형성함으로써 하부의 구리에 대한 뛰어난 배리어 능력을 나타내고 구리와의 접착성도 뛰어나 전자 이동에 대한 저항성도 매우 큰 반도체 소자의 구리 배선을 형성할 수 있다.

Claims (6)

  1. (a) 하부 구리 배선이 형성된 반도체 기판 상부에 탄탈륨 나이트라이드 (TaNx)절연막을 형성하는 단계;
    (b) 상기 탄탈륨 나이트라이드(TaNx)절연막 상부에 상부 배선용 유전막을 형성하는 단계;
    (c) 상기 상부 배선용 유전막을 식각하여 콘택홀을 형성하는 단계;
    (d) 상기 (c) 단계 이후 형성된 결과물의 전체 표면 상부에 배리어 메탈층을 형성하는 단계;
    (e) 상기 콘택홀에 의해 노출되는 하부의 배리어 메탈층 및 탄탈륨 나이트라이드(TaNx)절연막을 제거하는 단계; 및
    (f) 상기 (e) 단계 이후 형성된 결과물 상부에 상부 구리 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.
  2. 제 1 항에 있어서,
    상기 탄탈륨 나이트라이드(TaNx)절연막은 물리적기상 증착법(Physical Vapor Deposition)에 의해 10～300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 탄탈륨 나이트라이드(TaNx)절연막은 탄탈륨 타겟(target)에 반응성 스퍼터링 방법(reactive sputtering)을 이용하여 질소 기체(N2)를 조절하여 질소(N)의 함량이 50원자% 이상이 되도록 한 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.
  4. 제 1 항에 있어서,
    상기 (d) 단계 및 (e) 단계는 물리적기상 증착법에 의한 한번의 공정에 의해 수행되는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.
  5. 제 4 항에 있어서,
    상기 공정은 물리적기상 증착법을 이용하여 디씨 파워(DC power)를 10～30kW로 하는 조건으로 100～500Å 두께의 배리어 메탈층을 형성하는 제1 단계; 및
    디씨 파워(DC power)를 1～5kW로 하고, 반도체 기판에 가하는 알에프 비아스 (RF bias)는 13.56MHz의 알에프 발생기(RF generator)를 이용하며, 10～ 10000W의 파워(power)를 가하는 조건으로 탄탈륨 나이트라이드(TaNx)절연막을 제거하는 제2 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 구리 배선 형성방법.
  6. (a) 하부 구리 배선이 형성된 반도체 기판 상부에 탄탈륨 나이트라이드 (TaNx)절연막을 형성하는 단계;
    (b) 상기 탄탈륨 나이트라이드(TaNx)절연막을 식각하여 상기 하부 구리 배선을 노출시키는 단계;
    (c) 상기 (b) 단계로 형성된 결과물의 전체 표면 상부에 상부 배선용 유전막을 형성하는 단계;
    (d) 상기 상부 배선용 유전막을 식각하여 콘택홀을 형성하는 단계;
    (e) 상기 (d) 단계로 형성된 결과물의 전체 표면 상부에 배리어 메탈층을 형성하는 단계;
    (f) 상기 콘택홀에 의해 노출되는 하부의 배리어 메탈층을 제거하는 단계; 및
    (g) 상기 (f) 단계로 형성된 결과물 상부에 상부 구리 배선을 형성하는 단계를 포함하는 반도체 소자의 구리 배선 형성방법.
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* Cited by examiner, † Cited by third party
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KR19990051900A (ko) * 1997-12-20 1999-07-05 김영환 반도체 소자의 금속 배선 형성 방법
KR20040058909A (ko) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990051900A (ko) * 1997-12-20 1999-07-05 김영환 반도체 소자의 금속 배선 형성 방법
KR20040058909A (ko) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법

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