KR100338102B1 - 반도체 소자의 구리 배선 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 239000010410 layer Substances 0.000 claims abstract description 66
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 43
- 229910052802 copper Inorganic materials 0.000 claims abstract description 42
- 239000010949 copper Substances 0.000 claims abstract description 42
- 230000004888 barrier function Effects 0.000 claims abstract description 33
- 239000012790 adhesive layer Substances 0.000 claims abstract description 29
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 12
- 238000009832 plasma treatment Methods 0.000 claims abstract description 10
- 238000004544 sputter deposition Methods 0.000 claims abstract description 9
- 238000004140 cleaning Methods 0.000 claims description 13
- 239000011229 interlayer Substances 0.000 claims description 9
- 238000009713 electroplating Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000005121 nitriding Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 238000007772 electroless plating Methods 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- OJCDKHXKHLJDOT-UHFFFAOYSA-N fluoro hypofluorite;silicon Chemical compound [Si].FOF OJCDKHXKHLJDOT-UHFFFAOYSA-N 0.000 claims 1
- 238000005406 washing Methods 0.000 claims 1
- 239000010408 film Substances 0.000 description 5
- 230000005012 migration Effects 0.000 description 3
- 238000013508 migration Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000035882 stress Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- YLNSPKBLFZKTHJ-UHFFFAOYSA-L [Si+2]=O.[F-].[F-] Chemical compound [Si+2]=O.[F-].[F-] YLNSPKBLFZKTHJ-UHFFFAOYSA-L 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
- H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
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Abstract
본 발명은 반도체 소자의 구리 배선 형성 방법에 관한 것으로, 구리 배선과 하부 배선층 사이에 형성되는 장벽층의 스텝 커버리지가 불량하여 장벽특성이 저하되고 소자의 신뢰성이 저하되는 문제점을 해결하기 위하여, 구리 배선을 매립하기 위한 비아홀 및 트렌치에 접착층을 형성하고 이를 질소 플라즈마 처리하여 장벽층을 형성하므로써, 스퍼터링 방법으로 장벽층을 형성하는 경우보다 하부 배선층과의 장벽 특성 및 스텝 커버리지 특성을 개선할 수 있어, 소자의 동작 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 구리 배선 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 구리 배선 형성 방법에 관한 것으로, 특히 구리 듀얼 다마신(dual damascene) 공정에 의한 구리 배선 형성 공정시 접착층 및 장벽층의 스텝 커버리지(step coverage) 특성을 개선하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 구리 배선 형성 방법에 관한 것이다.
반도체 소자의 구리 배선은 일반적으로, 하부구조가 형성된 반도체 기판 상에 층간 유전체막(ILD)을 형성하고 비아홀 및 트렌치를 형성하는 단계, 비아홀 및 트렌치의 세정 단계, 접착층(Ta) 및 장벽층(TaN)을 각각 형성하는 단계, 구리 매립 단계, 구리 배선의 평탄화 단계 및 캡핑층 증착 단계로 이루어진다.
반도체 소자의 고집적화에 따라 비아홀의 크기가 감소하고 에스펙트 비(aspect ratio)가 증가하게 되고, 이로 인하여 접착층 및 장벽층의 스텝 커버리지 특성이 점점 열악해지고 있다. 박막의 스텝 커버리지를 향상시키기 위한 방법으로는 콜리매이터(collimator)를 사용한 스퍼터링 증착 방법이나 이온화 금속 플라즈마(Ionized Metal Plasma; IMP) 방법이 주로 사용되며, CVD 방법도 종종 사용된다.
ILD층과 구리 배선 사이에 형성하는 접착층 및 장벽층의 스텝 커버리지 특성이 열악한 경우에는 장벽특성이 나빠지며, 이로 인하여 비아 저항이 증가하거나 플러그가 단락(fail)되는 문제가 발생한다. 또한, 반도체 소자의 동작 속도가 느려져 RC 지연 시간이 증가하고, 일렉트로 마이그레이션(Electro migration; EM)이나 스트레스 마이그레이션(Stress Migration; SM)으로 인해 소자의 신뢰성이 열악해지며, 수율이 감소하는 문제점이 있다.
따라서, 본 발명은 구리 듀얼 다마신(dual damascene) 공정을 이용하여 구리 배선을 형성하는 경우, 접착층을 형성하고 이를 질화 처리하여 비아홀 내에 균일하게 형성된 질화층을 장벽층으로 사용하므로써, 하부배선 패턴 및 ILD층과 구리 배선과의 장벽 특성을 향상시킬 수 있는 반도체 소자의 구리 배선 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 구리 배선 형성 방법은 하부구조가 형성된 반도체 기판 상부에 층간 유전체막을 형성하고, 노광 및 식각 공정으로 비아홀 및 트렌치를 형성하는 단계와, 세정 공정으로 상기 비아홀 및 트렌치를 세정하고, 상기 비아홀 및 트렌치를 포함하는 전체 구조 상부에 접착층을 형성하는 단계와, 질소 플라즈마 처리를 실시하고, 이에 의해 상기 접착층 표면이 질화되어 장벽층이 형성되는 단계와, 상기 접착층 및 장벽층이 형성된 전체 구조 상부에 구리 배선층을 형성하는 단계와, 상기 층간 유전체막 상부의 구리 배선층, 장벽층 및 접착층을 제거하여 상기 비아홀 및 트렌치 내부에만 구리 배선층이 매립되도록 하는 단계와, 전체 구조 상부에 캡핑층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1f는 본 발명에 따른 반도체 소자의 구리 배선 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 반도체 기판 12 : 하부 배선 패턴
13 : 층간 절연막 14 : ILD층
15 : 접착층 15A : 질화 처리된 접착층(장벽층)
16 : 구리 배선층 17 : 캡핑층
A : 비아홀 B : 트렌치
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 1f는 본 발명에 따른 반도체 소자의 구리 배선 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a에 도시된 바와 같이, 하부 배선 패턴(12), 층간 절연막(13) 등의 하부구조가 형성된 반도체 기판(11) 상에 ILD층(14)을 형성하고, 노광 및 식각 공정에 의하여 비아홀(A) 및 트렌치(B)를 형성한다. ILD층(14)은 실리콘 산화막(SiO2) 또는FSG(Silicon OxyFluoride; SiOF)를 이용하여 형성한다.
도 1b는 세정 공정에 의해 비아홀(A) 및 트렌치(B)를 세정한 후 접착층(15)을 형성한 상태를 나타내는 소자의 단면도이다. 세정 공정은 NF3세정, 습식 세정 및 고주파(RF) 식각 세정 방법 중 어느 하나 이상을 이용하여 실시한다. 접착층(15)은 스퍼터링 방법에 의해 탄탈륨(Ta)을 이용하여 300 내지 1000Å의 두께로 형성한다. 이때, 비아홀(A)의 에스펙트 비가 클 경우에는 접착층(15)의 스퍼터링 증착시에 스텝 커버리지를 향상시킬 수 있는 콜리메이티드(collimated) 방식을 사용한다.
도 1c에 도시된 바와 같이, 접착층(15)을 질소 플라즈마 처리하여 접착층(15) 표면에 균일한 두께의 질화 처리된 접착층(15A; 질화 탄탈륨-TaN)이 형성된다. 이 질화 처리된 접착층(15A)은 장벽층으로 사용된다. 질소 플라즈마 처리는 200 내지 400℃의 온도에서 고주파 전력을 100 내지 500W로 하고 질소의 유량을 50 내지 200sccm으로 하여 실시한다. 질소 플라즈마 처리시의 온도가 저온이기 때문에 반도체 소자에 열적 스트레스를 포함한 열충격을 유발하지 않는다. 비아홀(A)의 크기가 작고 에스펙트 비가 클 경우, 일반적인 스퍼터링 방법에 의해 장벽층을 증착하게 되면 비아홀(A)의 바닥 및 구석 부분에 장벽층(15A; TaN)이 균일하게 형성되지 않지만, 본 발명에서와 같이 접착층(15A)을 질소 플라즈마 처리하는 방법에 의해 장벽층을 형성하게 되면 보이드(void)나 미세균열(micro crack)과 같은 결함이 없이 비아홀(A) 전체에 걸쳐 균일한 두께의 장벽층(15A)을 형성할 수 있어 장벽특성을 크게 향상시킬 수 있다.
도 1d는 비아홀 및 트렌치가 매립되도록 전체 구조 상부에 구리 배선층(16)을 형성한 상태를 나타내는 소자의 단면도이다. 구리 배선층(16)은 무전해도금, 전해도금, 스퍼터링 및 CVD 방법 중 어느 하나를 이용하여 형성할 수 있고, 이 중에서 전해도금 방법이나 CVD 방법이 비아홀 매립 특성이 우수하다. 전해도금 방법을 이용하는 경우에는 구리 시드층(seed layer)를 100 내지 1000Å의 두께로 미리 증착해야 한다.
도 1e는 화학적 기계적 연마(CMP) 방법 또는 전해 폴리싱과 화학적 기계적 연마의 혼합 사용에 의해 ILD층(14) 상부의 구리 배선층(16), 장벽층(15A) 및 접착층(15)을 제거한 상태를 나타내는 소자의 단면도이다.
도 1f에 도시된 바와 같이, ILD층(14) 및 구리 배선층(16)을 포함하는 전체 구조 상부에 캡핑층(17)을 전면증착한다. 캡핑층(17)은 실리콘 질화막을 이용하여 형성하며, 구리 배선층(16) 내의 구리 원자가 ILD층(14)으로 확산되는 것을 방지하는 역할을 한다.
상술한 바와 같이 구리 배선을 형성하기 위한 비아홀 및 트렌치에 접착층을 형성하고 이를 질소 플라즈마 처리하여 장벽층을 형성하므로써, 비아홀 바닥 및 구석 부분을 포함한 접착층의 표면층에 균일한 두께의 장벽층을 형성할 수 있어, 스퍼터링 방법으로 장벽층을 형성하는 경우보다 장벽 특성이 향상되고, 이에 의해 스텝 커버리지 특성이 개선된다. 더우기 이러한 질소 플라즈마 처리시의 온도가 200내지 400℃의 저온이기 때문에 반도체 소자에 미치는 열적 영향을 고려하지 않아도 된다. 그리고 본 발명에 따르면, 장벽층의 스텝 커버리지 특성이 우수하므로 보이드나 키홀과 같은 내부 결함이 없는 구리 배선을 형성할 수 있어 일렉트로 마이그레이션(EM)이나 스트레스 마이그레이션(SM)에 대한 소자의 신뢰성을 향상시킬 수 있다. 또한, 이러한 방법을 사용하게 되면 비아홀 및 트렌치의 크기와 폭이 감소하고 에스펙트 비가 증가하는 경우에도 균일한 두께의 장벽층을 용이하게 형성할 수 있어 소자의 성능 및 신뢰성을 향상시킬 수 있는 탁월한 효과가 있다.
Claims (9)
- 하부구조가 형성된 반도체 기판 상부에 층간 유전체막을 형성하고, 노광 및 식각 공정으로 비아홀 및 트렌치를 형성하는 단계와,세정 공정으로 상기 비아홀 및 트렌치를 세정하는 단계와,상기 비아홀 및 트렌치를 포함하는 전체 구조 상부에 콜리메이티드 방식으로 접착층을 형성하는 단계와,질소 플라즈마 처리를 통해 상기 접착층의 표면을 질화시켜 장벽층을 형성하는 단계와,상기 접착층 및 장벽층이 형성된 전체 구조 상부에 구리 배선층을 형성하는 단계와,상기 층간 유전체막 상부의 구리 배선층, 장벽층 및 접착층을 제거하여 상기 비아홀 및 트렌치 내부에만 구리 배선층이 매립되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
- 제 1 항에 있어서,상기 층간 유전체막은 실리콘 산화막 또는 실리콘 옥시플로라이드막으로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
- 제 1 항에 있어서,상기 세정 공정은 NF3세정, 습식 세정 및 고주파 식각 세정 방법 중 어느하나 이상을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
- 제 1 항에 있어서,상기 접착층은 탄탈륨을 이용하여 스퍼터링 방법에 의해 300 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
- 제 1 항에 있어서,상기 질소 플라즈마 처리는 200 내지 400℃의 온도에서 고주파 전력을 100 내지 500W로 하고 질소의 유량을 50 내지 200sccm으로 하여 실시하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
- 제 1 항에 있어서,구리 배선층은 무전해도금, 전해도금, 스퍼터링 및 CVD 방법 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
- 제 1 항에 있어서,상기 구리 배선층은 시드층을 100 내지 1000Å의 두께로 형성한 후 전해도금 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
- 제 1 항에 있어서,상기 층간 유전체막 상부의 구리 배선층, 장벽층 및 접착층은 화학적 기계적 연마 방법 또는 전해 폴리싱 방법으로 제거하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
- 제 1 항에 있어서,상기 비아홀 및 트렌치 내부에만 구리 배선층이 매립되도록 한 후 전체 구조 상부에 질화막을 이용하여 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024223A KR100338102B1 (ko) | 1999-06-25 | 1999-06-25 | 반도체 소자의 구리 배선 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024223A KR100338102B1 (ko) | 1999-06-25 | 1999-06-25 | 반도체 소자의 구리 배선 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010003788A KR20010003788A (ko) | 2001-01-15 |
| KR100338102B1 true KR100338102B1 (ko) | 2002-05-24 |
Family
ID=19595297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990024223A KR100338102B1 (ko) | 1999-06-25 | 1999-06-25 | 반도체 소자의 구리 배선 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100338102B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434946B1 (ko) * | 2001-09-28 | 2004-06-10 | 학교법인 성균관대학 | 무전해도금방식을 이용한 반도체 소자의 구리배선형성방법 |
| KR100407998B1 (ko) * | 2001-10-09 | 2003-12-01 | 주식회사 하이닉스반도체 | 금속 배선의 콘택 영역 세정 방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910005430A (ko) * | 1989-08-31 | 1991-03-30 | 문정환 | 반도체 소자의 금속 배선 공정방법 |
| JPH0697111A (ja) * | 1992-09-11 | 1994-04-08 | Sony Corp | バリアメタルの形成方法 |
| KR970052233A (ko) * | 1995-12-15 | 1997-07-29 | 김주용 | 메탈 콘택 형성방법 |
| KR19980060642A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 타이타늄질화막 형성방법 |
| KR19980060592A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체소자의 금속 배선 형성 방법 |
-
1999
- 1999-06-25 KR KR1019990024223A patent/KR100338102B1/ko not_active IP Right Cessation
Patent Citations (5)
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| KR910005430A (ko) * | 1989-08-31 | 1991-03-30 | 문정환 | 반도체 소자의 금속 배선 공정방법 |
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| KR970052233A (ko) * | 1995-12-15 | 1997-07-29 | 김주용 | 메탈 콘택 형성방법 |
| KR19980060642A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 타이타늄질화막 형성방법 |
| KR19980060592A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체소자의 금속 배선 형성 방법 |
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| Publication number | Publication date |
|---|---|
| KR20010003788A (ko) | 2001-01-15 |
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