KR102274775B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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이규하
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    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
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Abstract

반도체 장치 제조 방법에서, 제1 기판 상에 형성된 제1 층간 절연막에 제1 개구를 형성한다. 제1 개구의 내벽 및 제1 층간 절연막 상에 제1 배리어막을 형성한다. 제1 배리어막 상에 제1 개구의 나머지 부분을 채우는 제1 도전막을 형성한다. 제1 층간 절연막 상면이 노출될 때까지 제1 도전막 및 제1 배리어막에 CMP 공정을 수행하여, 제1 배리어막 패턴 및 제1 배리어막 패턴의 상면보다 높은 상면을 갖는 제1 도전 패턴을 포함하는 제1 도전 패턴 구조물을 형성한다. 제1 도전 패턴 구조물 및 제1 층간 절연막 상에 제1 본딩 절연막 구조물을 형성한다. 제1 도전 패턴 구조물의 상면이 노출될 때까지 제1 본딩 절연막 구조물을 평탄화한다. 제1 기판에서와 유사하게 제2 도전 패턴 구조물, 제2 층간 절연막, 제2 본딩 절연막 구조물을 포함하는 제2 기판을 형성한다. 제1 및 제2 도전 패턴 구조물들이 서로 접촉하도록 제1 및 제2 기판들을 서로 본딩한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 더 자세하게 본 발명은, 기판들이 적층된 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 고집적화를 달성하기 위하여 칩, 패키지, 또는 기판을 3차원적으로 적층하는 기술이 개발되고 있다. 이에 따라, 칩-온-칩 구조 또는 POP(Package on Package) 구조가 구현될 수 있다. 그런데, 도전 패턴을 수용하는 층간 절연막이 형성된 기판들을 서로 접합하여 적층 구조물을 형성하는 경우에는, 상기 도전 패턴들 및 상기 층간 절연막들이 각각 서로 잘 접합되어야만 전기적으로 신뢰성이 높은 반도체 장치를 제조할 수 있다.
본 발명의 일 과제는 신뢰성이 높은 반도체 장치를 제공하는 것이다.
본 발명의 다른 과제는 신뢰성이 높은 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 일 과제를 달성하기 위한 반도체 장치 제조 방법은 제1 기판 상에 형성된 제1 층간 절연막에 제1 개구를 형성한다. 상기 제1 개구의 내벽 및 상기 제1 층간 절연막 상에 제1 배리어막을 형성한다. 상기 제1 배리어막 상에 상기 제1 개구의 나머지 부분을 채우는 제1 도전막을 형성한다. 상기 제1 층간 절연막 상면이 노출될 때까지 상기 제1 도전막 및 상기 제1 배리어막에 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 수행하여, 제1 배리어막 패턴 및 상기 제1 배리어막 패턴의 상면보다 높은 상면을 갖는 제1 도전 패턴을 포함하는 제1 도전 패턴 구조물을 형성한다. 상기 제1 도전 패턴 구조물 및 상기 제1 층간 절연막 상에 제1 본딩 절연막 구조물을 형성한다. 상기 제1 도전 패턴 구조물의 상면이 노출될 때까지 상기 제1 본딩 절연막 구조물을 평탄화한다. 제2 기판 상에 형성된 제2 층간 절연막에 제2 개구를 형성한다. 상기 제2 개구의 내벽 및 상기 제2 층간 절연막 상에 제2 배리어막을 형성한다. 상기 제2 배리어막 상에 상기 제2 개구의 나머지 부분을 채우는 제2 도전막을 형성한다. 상기 제2 층간 절연막 상면이 노출될 때까지 상기 제2 도전막 및 상기 제2 배리어막에 화학 기계적 연마(CMP) 공정을 수행하여, 제2 배리어막 패턴 및 상기 제2 배리어막 패턴의 상면보다 높은 상면을 갖는 제2 도전 패턴을 포함하는 제2 도전 패턴 구조물을 형성한다. 상기 제2 도전 패턴 구조물 및 상기 제2 층간 절연막 상에 제2 본딩 절연막 구조물을 형성한다. 상기 제2 도전 패턴 구조물의 상면이 노출될 때까지 상기 제2 본딩 절연막 구조물을 평탄화한다. 상기 제1 및 제2 도전 패턴 구조물들이 서로 접촉하도록 상기 제1 및 제2 기판들을 서로 본딩하는 것을 포함한다.
예시적인 실시예들에 있어서, 상기 제1 도전막 및 상기 제1 배리어막에 상기 화학 기계적 연마(CMP) 공정을 수행하는 것은 상기 제1 배리어막 패턴의 상면이 상기 제1 층간 절연막의 상면과 실질적으로 동일한 높이를 갖도록 하는 것을 포함할 수 있다. 상기 제2 도전막 및 상기 제2 배리어막에 상기 화학 기계적 연마(CMP) 공정을 수행하는 것은 상기 제2 배리어막 패턴의 상면이 상기 제2 층간 절연막의 상면과 실질적으로 동일한 높이를 갖도록 하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전막 및 상기 제1 배리어막에 상기 화학 기계적 연마(CMP) 공정을 수행하는 것은 상기 제1 배리어막 패턴이 상기 제1 층간 절연막의 상면보다 낮은 상면을 갖도록 하는 것을 포함할 수 있다. 상기 제2 도전막 및 상기 제2 배리어막에 상기 화학 기계적 연마(CMP) 공정을 수행하는 것은 상기 제2 배리어막 패턴이 상기 제2 층간 절연막의 상면보다 낮은 상면을 갖도록 하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 기판과 상기 제1 층간 절연막 사이에는 내부에 제3 도전 패턴 구조물을 수용하는 제3 층간 절연막이 더 형성될 수 있다. 상기 제1 개구를 형성하는 것은 상기 제3 도전 패턴 구조물의 상면을 노출시키도록 상기 제1 개구를 형성하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 층간 절연막과 상기 제1 층간 절연막 사이에는 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함하는 제1 식각 저지막이 더 형성될 수 있다. 상기 제1 개구를 형성하는 것은 상기 제1 층간 절연막 및 상기 제1 식각 저지막을 관통하여 상기 제3 도전 패턴 구조물의 상면을 노출시키도록 상기 제1 개구를 형성하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 기판과 상기 제2 층간 절연막 사이에는 내부에 제4 도전 패턴 구조물을 수용하는 제4 층간 절연막이 더 형성될 수 있다. 상기 제2 개구를 형성하는 것은 상기 제4 도전 패턴 구조물의 상면을 노출시키도록 상기 제2 개구를 형성하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제4 층간 절연막과 상기 제2 층간 절연막 사이에는 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함하는 제2 식각 저지막이 더 형성될 수 있다. 상기 제2 개구를 형성하는 것은 상기 제2 층간 절연막 및 상기 제2 식각 저지막을 관통하여 상기 제4 도전 패턴 구조물의 상면을 노출시키도록 상기 제2 개구를 형성하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치 제조 방법은 상기 제1 및 제2 도전 패턴 구조물들이 서로 접촉하도록 상기 제1 및 제2 기판들을 서로 본딩하기 이전에, 상기 제1 및 제2 도전 패턴 구조물들이 각각 형성된 상기 제1 및 제2 기판들 중 적어도 하나에 플라즈마 처리 공정을 수행하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 플라즈마 처리 공정은 질소 플라즈마, 산소플라즈마, 수소 플라즈마, 질소 및 수소 혼합 플라즈마, 사불화탄소 플라즈마, 또는 암모니아 플라즈마를 사용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전 패턴 구조물의 상면이 노출될 때까지 상기 제1 본딩 절연막 구조물을 평탄화하는 것은 상기 제1 본딩 절연막에 화학 기계적 연마(CMP) 공정을 수행하는 것을 포함할 수 있다. 상기 제2 도전 패턴 구조물의 상면이 노출될 때까지 상기 제2 본딩 절연막 구조물을 평탄화하는 것은 상기 제2 본딩 절연막에 화학 기계적 연마(CMP) 공정을 수행하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 본딩 절연막 구조물은 서로 다른 물질을 포함하며 순차적으로 적층된 제3 본딩 절연막 및 제1 본딩 절연막을 포함할 수 있다. 상기 제2 본딩 절연막 구조물은 서로 다른 물질을 포함하며 순차적으로 적층된 제4 본딩 절연막 및 제2 본딩 절연막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 본딩 절연막들은 각각 실리콘 탄질화물을 포함할 수 있다. 상기 제3 및 제4 본딩 절연막들은 각각 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 도전 패턴들은 각각 구리, 알루미늄, 텅스텐 또는 니켈을 포함할 수 있고, 상기 제1 및 제2 배리어막 패턴들은 각각 텅스텐 질화물, 탄탄륨 질화물, 또는 티타늄 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 도전 패턴 구조물들이 서로 접촉하도록 상기 제1 및 제2 기판들을 서로 본딩하는 것은 상기 제1 및 제2 본딩 절연막 구조물들이 서로 직접적으로 접촉하도록 상기 제1 및 제2 기판들을 서로 본딩하는 것을 포함할 수 있다.
본 발명의 다른 과제를 달성하기 위한 반도체 장치 제조 방법은, 제1 기판 상에 제3 도전 패턴 구조물이 내부에 형성된 제3 층간 절연막을 형성한다. 상기 제3 층간 절연막 상에 상기 제3 도전 패턴 구조물을 덮는 제1 식각 저지막 및 제1 층간 절연막을 순차적으로 형성한다. 상기 제3 도전 패턴 구조물의 상면을 노출시키며 상기 제1 층간 절연막 및 상기 제1 식각 저지막을 관통하는 제1 개구를 형성한다. 상기 제1 개구의 내벽 및 상기 제3 층간 절연막 상에 제1 배리어막을 형성한다. 상기 제1 배리어막 상에 상기 제1 개구의 나머지 부분을 채우는 제1 도전막을 형성한다. 상기 제1 층간 절연막 상면이 노출될 때까지 상기 제1 도전막 및 상기 제1 배리어막에 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 수행하여, 제1 배리어막 패턴 및 상기 제1 배리어막 패턴의 상면보다 높은 상면을 갖는 제1 도전 패턴을 포함하는 제1 도전 패턴 구조물을 형성한다. 상기 제1 도전 패턴 구조물 및 상기 제1 층간 절연막 상에 제1 본딩 절연막 구조물을 형성한다. 상기 제1 도전 패턴 구조물의 상면이 노출될 때까지 상기 제1 본딩 절연막 구조물을 평탄화한다. 제2 기판 상에 제4 도전 패턴 구조물이 내부에 형성된 제4 층간 절연막을 형성한다. 상기 제4 층간 절연막 상에 상기 제4 도전 패턴 구조물을 덮는 제2 식각 저지막 및 제2 층간 절연막을 순차적으로 형성한다. 상기 제4 도전 패턴 구조물의 상면을 노출시키며 상기 제2 층간 절연막 및 상기 제2 식각 저지막을 관통하는 제2 개구를 형성한다. 상기 제2 개구의 내벽 및 상기 제2 층간 절연막 상에 제2 배리어막을 형성한다. 상기 제2 배리어막 상에 상기 제2 개구의 나머지 부분을 채우는 제2 도전막을 형성한다. 상기 제2 층간 절연막 상면이 노출될 때까지 상기 제2 도전막 및 상기 제2 배리어막에 화학 기계적 연마(CMP) 공정을 수행하여, 제2 배리어막 패턴 및 상기 제2 배리어막 패턴의 상면보다 높은 상면을 갖는 제2 도전 패턴을 포함하는 제2 도전 패턴 구조물을 형성한다. 상기 제2 도전 패턴 구조물 및 상기 제2 층간 절연막 상에 제2 본딩 절연막 구조물을 형성한다. 상기 제2 도전 패턴 구조물의 상면이 노출될 때까지 상기 제2 본딩 절연막 구조물을 평탄화한다. 상기 제1 및 제2 도전 패턴 구조물들을 각각 포함하는 상기 제1 및 제2 기판들 중 적어도 하나에 플라즈마 처리 공정을 수행한다. 그리고, 상기 제1 및 제2 도전 패턴 구조물들이 서로 접촉하도록 상기 제1 및 제2 기판들을 서로 본딩한다.
예시적인 실시예들에 있어서, 상기 제1 도전막 및 상기 제1 배리어막에 상기 화학 기계적 연마(CMP) 공정을 수행하는 것은 상기 제1 배리어막 패턴의 상면이 상기 제1 층간 절연막의 상면과 실질적으로 동일한 높이를 갖도록 하는 것을 포함할 수 있다. 상기 제2 도전막 및 상기 제2 배리어막에 상기 화학 기계적 연마(CMP) 공정을 수행하는 것은 상기 제2 배리어막 패턴의 상면이 상기 제2 층간 절연막의 상면과 실질적으로 동일한 높이를 갖도록 하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전막 및 상기 제1 배리어막에 상기 화학 기계적 연마(CMP) 공정을 수행하는 것은 상기 제1 배리어막 패턴이 상기 제1 층간 절연막의 상면보다 낮은 상면을 갖도록 하는 것을 포함할 수 있다. 상기 제2 도전막 및 상기 제2 배리어막에 상기 화학 기계적 연마(CMP) 공정을 수행하는 것은 상기 제2 배리어막 패턴이 상기 제2 층간 절연막의 상면보다 낮은 상면을 갖도록 하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 본딩 절연막 구조물은 서로 다른 물질을 포함하며 순차적으로 적층된 제3 본딩 절연막 및 제1 본딩 절연막을 포함할 수 있고, 상기 제2 본딩 절연막 구조물은 서로 다른 물질을 포함하며 순차적으로 적층된 제4 본딩 절연막 및 제2 본딩 절연막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전 패턴 구조물의 상면이 노출될 때까지 상기 제1 본딩 절연막 구조물을 평탄화하는 것은 상기 제1 본딩 절연막에 화학 기계적 연마(CMP) 공정을 수행하는 것을 포함할 수 있다. 상기 제2 도전 패턴 구조물의 상면이 노출될 때까지 상기 제2 본딩 절연막 구조물을 평탄화하는 것은 상기 제2 본딩 절연막에 화학 기계적 연마(CMP) 공정을 수행하는 것을 포함할 수 있다.
본 발명의 다른 과제를 달성하기 위한 반도체 장치 제조 방법은, 제1 기판 상에 복수 개의 제1 트랜지스터들을 형성한다. 상기 제1 기판 및 상기 제1 트랜지스터들 상에 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막에 의해 부분적으로 수용되며, 상기 제1 층간 절연막 상면으로부터 상부로 돌출된 제1 도전 패턴 및 상기 제1 도전 패턴을 감싸며 상기 제1 도전 패턴의 상면보다 낮은 상면을 갖는 제1 배리어막 패턴을 포함하는 제1 도전 패턴 구조물을 형성한다. 상기 돌출된 제1 도전 패턴의 외측벽 상부를 감싸며 상기 제1 층간 절연막 및 상기 제1 배리어막 패턴 상에 제1 본딩 절연막 구조물을 형성한다. 제2 기판 내부에 포토 다이오드를 형성한다. 상기 제2 기판 상에 복수 개의 제2 트랜지스터들을 형성한다. 상기 제2 기판 및 상기 제2 트랜지스터들 상에 제2 층간 절연막을 형성한다. 상기 제2 층간 절연막에 의해 부분적으로 수용되며, 상기 제2 층간 절연막 상면으로부터 상부로 돌출된 제2 도전 패턴 및 상기 제2 도전 패턴을 감싸며 상기 제2 도전 패턴의 상면보다 낮은 상면을 갖는 제2 배리어막 패턴을 포함하는 제2 도전 패턴 구조물을 형성한다. 상기 돌출된 제2 도전 패턴의 외측벽 상부를 감싸며 상기 제2 층간 절연막 및 상기 제2 배리어막 패턴 상에 제2 본딩 절연막 구조물을 형성한다. 상기 제1 및 제2 도전 패턴 구조물들을 각각 포함하는 상기 제1 및 제2 기판들 중 적어도 하나에 플라즈마 처리 공정을 수행한다. 상기 제1 및 제2 도전 패턴 구조물들이 서로 접촉하도록 상기 제1 및 제2 기판들을 서로 본딩한다. 상기 제2 기판 상에 반사 방지막 및 제3 층간 절연막을 순차적으로 형성한다. 상기 제3 층간 절연막에 의해 부분적으로 수용되는 차광막 패턴을 형성한다. 상기 제3 층간 절연막 내부에 상기 포토 다이오드에 오버랩되는 도파로를 형성한다. 그리고, 상기 도파로 상에 컬러 필터 및 렌즈를 순차적으로 형성한다.
예시적인 실시예들에 따른 반도체 장치 제조 방법에 의하면, 도전 패턴을 수용하는 층간 절연막들을 서로 접합할 때, 이들의 표면 단차를 개선하고 불량을 유발하는 부위를 배제함으로써 본딩 시에 향상된 접합면을 형성할 수 있다. 이에 따라, 전기적으로 신뢰성이 높은 반도체 장치를 제공할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 8은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 9는 도 8의 제1 및 제2 도전 패턴 구조물들이 서로 미스얼라인되어 본딩되는 반도체 장치 제조 방법을 설명하기 위한 단면도이다.
도 10 내지 도 14는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 15는 도 14의 제1 및 제2 도전 패턴 구조물들이 서로 미스얼라인되어 본딩되는 반도체 장치 제조 방법을 설명하기 위한 단면도이다.
도 16 및 도 17은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 18 내지 도 29는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 내지 도 8은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이며, 도 9는 도 8의 제1 및 제2 도전 패턴 구조물들이 서로 미스얼라인되어 본딩되는 반도체 장치 제조 방법을 설명하기 위한 단면도이다
도 1을 참조하면, 내부에 제3 도전 패턴 구조물(140)을 수용하는 제3 층간 절연막(110)을 제1 기판(100) 상에 형성하고, 제3 층간 절연막(110) 상에 제1 식각 저지막(120) 및 제1 층간 절연막(130)을 순차적으로 형성한 후, 이들을 관통하면서 제3 도전 패턴 구조물(140)의 상면을 노출시키는 제1 개구(135)를 형성한다.
제1 기판(100)은 예를 들어 실리콘, 게르마늄, 실리콘 게르마늄 등과 같은 반도체 물질, 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소, 인듐 안티모나이드 등과 같은 화합물 반도체 물질, 혹은 유리를 포함할 수 있다.
제3 층간 절연막(110)은 예를 들어 실리콘 산화물 또는 저유전 물질을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 도전 패턴 구조물(140)은 제3 층간 절연막(110)에 리세스(도시되지 않음)를 형성하고, 상기 리세스의 내벽 및 제3 층간 절연막(110)의 상면에 제3 배리어막을 형성한 후, 상기 제3 배리어막 상에 상기 리세스를 충분히 채우도록 제3 도전막을 형성하고, 상기 제3 층간 절연막(110)의 상면을 노출시키도록 상기 제3 도전막 및 상기 제3 배리어막을 평탄화함으로써 형성될 수 있다. 이에 따라, 상기 리세스의 내벽 상에 형성된 제3 배리어막 패턴(142) 및 제3 배리어막 패턴(142)에 의해 저면 및 측벽이 커버되며 상기 리세스의 나머지 부분을 채우는 제3 도전 패턴(144)을 포함하는 제3 도전 패턴 구조물(140)이 형성될 수 있다.
이때, 상기 제3 도전막은 구리, 알루미늄, 텅스텐, 니켈 등과 같은 금속을 포함하도록 형성될 수 있고, 상기 제3 배리어막은 티타늄, 탄탈륨, 텅스텐, 루테늄, 코발트, 니켈 등과 같은 금속, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 티타늄 지르코늄 질화물, 티타늄 실리콘 질화물, 탄탈륨 알루미늄 질화물, 탄탈륨 실리콘 질화물 등과 같은 금속 질화물, 혹은 티타늄 텅스텐과 같은 금속 합금을 포함하도록 형성될 수 있다. 상기 제3 도전막은 전해 도금법 또는 무전해 도금법을 통해 형성될 수 있다.
한편, 제3 도전 패턴(144) 및 제3 배리어막 패턴(142) 각각은 단일층 구조 또는 다층 구조를 가지도록 형성될 수 있다.
제1 식각 저지막(120)은 예를 들어 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함하도록 형성될 수 있다. 다만, 제1 식각 저지막(120)은 경우에 따라 형성되지 않고 생략될 수도 있다.
제1 층간 절연막(130)은 예를 들어 실리콘 산화물 또는 저유전 물질을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 층간 절연막(130)은 제3 층간 절연막(110)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있다.
제1 개구(135)는 제3 도전 패턴 구조물(140)의 적어도 제3 도전 패턴(144)의 상면을 노출시키도록 형성될 수 있다.
도 2를 참조하면, 제1 개구(135)의 저면과 측벽 및 제1 층간 절연막(130) 상에 제1 배리어막(150)을 형성하고, 제1 배리어막(150) 상에 제1 개구(135)의 나머지 부분을 충분히 채우는 제1 도전막(160)을 형성한다.
제1 배리어막(150)은 예를 들어 티타늄, 탄탈륨, 텅스텐, 루테늄, 코발트, 니켈 등과 같은 금속, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 티타늄 지르코늄 질화물, 티타늄 실리콘 질화물, 탄탈륨 알루미늄 질화물, 탄탈륨 실리콘 질화물 등과 같은 금속 질화물, 혹은 티타늄 텅스텐과 같은 금속 합금을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 배리어막(150)은 제3 배리어막 패턴(142)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 도전막(160)은 제3 도전 패턴(144)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있다. 이에 따라, 제1 도전막(160)은 예를 들어, 구리, 알루미늄, 텅스텐, 니켈 등과 같은 금속을 포함하도록 형성될 수 있다. 이때, 제1 도전막(160)은 전해 도금법 또는 무전해 도금법을 통해 형성될 수 있다.
도 3을 참조하면, 제1 층간 절연막(130)의 상면이 노출될 때까지 제1 도전막(160) 및 제1 배리어막(150)을 평탄화하여, 각각 제1 도전 패턴(162) 및 제1 배리어막 패턴(152)을 형성한다. 이때, 제1 도전 패턴(162)은 제1 배리어막 패턴(152)의 상면보다 높은 상면을 갖도록 형성될 수 있으며, 제1 도전 패턴(162) 및 제1 배리어막 패턴(152)은 제1 도전 패턴 구조물(170)을 형성할 수 있다. 예를 들면, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 통해 수행될 수 있다.
상기 화학 기계적 연마(CMP) 공정을 수행함에 따라서, 제1 배리어막 패턴(152)의 상면은 제1 층간 절연막(130)의 상면과 실질적으로 동일한 높이를 가질 수 있다. 이에 따라, 제1 도전 패턴(162)은 제1 층간 절연막(130) 및 제1 배리어막 패턴(152)보다 상부로 돌출되어 이들보다 더 높은 상면을 가질 수 있다.
도 4를 참조하면, 제1 도전 패턴 구조물(170) 및 제1 층간 절연막(130) 상에 제1 본딩 절연막 구조물(180)을 형성한다.
제1 본딩 절연막 구조물(180)은 예를 들어 실리콘 탄질화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄화물을 포함하도록 형성될 수 있으며, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 또는 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다.
도 5를 참조하면, 제1 도전 패턴 구조물(170)의 상면이 노출될 때까지 제1 본딩 절연막 구조물(180)을 평탄화한다. 예를 들면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정을 통해 수행될 수 있다.
금속 성분을 포함하는 제1 도전 패턴(162)은 절연 물질을 포함하는 제1 본딩 절연막 구조물(180)보다 연마 속도가 빠를 수 있다. 이에 따라, 제1 도전 패턴(162)과 제1 본딩 절연막 구조물(180)을 한꺼번에 연마할 경우에는, 제1 도전 패턴(162)이 제1 본딩 절연막 구조물(180)보다 상대적으로 더 많이 제거되어, 제1 도전 패턴(162)의 상면이 제1 본딩 절연막 구조물(180)의 상면보다 아래에 놓이게 되는 디싱(dishing) 현상이 발생할 수 있다.
하지만 예시적인 실시예들에 있어서, 제1 본딩 절연막 구조물(180)에 대해서만 연마 공정이 수행되므로, 제1 도전 패턴(162)의 디싱 현상이 방지될 수 있다.
한편, 각각 금속을 포함하는 제1 도전 패턴(162)과 제1 배리어막 패턴(152)이 화학 기계적 연마(CMP) 공정을 통해 한꺼번에 식각될 경우에는, 이들 각각이 포함하는 금속 성분들 사이에 갈바닉 부식(Galvanic corrosion) 현상이 발생할 수 있다. 즉, 서로 다른 금속이 부식성 용액에 노출될 때 두 금속 간의 전위차로 인하여 보다 활성적인 금속에서 심한 부식 현상이 발생할 수 있으며, 이에 따라 제1 도전 패턴(162)과 제1 배리어막 패턴(152) 간에 표면 단차가 발생할 수 있다.
하지만 예시적인 실시예들에 있어서, 제1 배리어막 패턴(152) 상면을 제1 본딩 절연막 구조물(180)이 커버하고 있으므로, 상기 평탄화 공정을 수행할 때 제1 도전 패턴(162)과 제1 배리어막 패턴(152)이 동시에 부식성 용액에 노출되지는 않는다. 따라서, 갈바닉 부식 현상으로 인한 제1 도전 패턴(162)과 제1 배리어막 패턴(152) 사이의 단차 문제가 발생되지 않을 수 있다.
전술한 공정들을 통해, 제1 기판(100) 상에 순차적으로 적층된 제3 및 제1 층간 절연막들(110, 130)과 이들에 각각 수용되는 제3 및 제1 도전 패턴 구조물들(140, 170)을 형성할 수 있다.
도 6을 참조하면, 도 1 내지 도 5를 참조로 설명된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제2 기판(200) 상에 순차적으로 적층된 제4 및 제2 층간 절연막들(210, 230)과 이들에 각각 수용되는 제4 및 제2 도전 패턴 구조물들(240, 270)을 형성할 수 있다.
제2 기판(200)은 제1 기판(100)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있다. 각 제2 및 제4 층간 절연막들(230, 210)은 예를 들어 실리콘 산화물 또는 저유전 물질을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 및 제4 층간 절연막들(230, 210)은 제1 및 제3 층간 절연막들(130, 110)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 층간 절연막(230)과 제4 층간 절연막(210) 사이에는 예를 들어 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함하는 제2 식각 저지막(220)이 더 형성될 수 있다.
제2 도전 패턴 구조물(270)은 제2 도전 패턴(262) 및 이의 측벽 및 저면을 감싸는 제2 배리어막 패턴(252)을 포함하도록 형성될 수 있으며, 제4 도전 패턴 구조물(240)은 제4 도전 패턴(244) 및 이의 측벽 및 저면을 감싸는 제4 배리어막 패턴(242)을 포함하도록 형성될 수 있다.
이때, 각 제2 및 제4 도전 패턴들(262, 244)은 예를 들어 구리, 알루미늄, 텅스텐, 니켈 등과 같은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성될 수 있다. 또한, 각 제2 및 제4 배리어막 패턴들(252, 242)은 예를 들어 티타늄, 탄탈륨, 텅스텐, 루테늄, 코발트, 니켈 등과 같은 금속, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 티타늄 지르코늄 질화물, 티타늄 실리콘 질화물, 탄탈륨 알루미늄 질화물, 탄탈륨 실리콘 질화물 등과 같은 금속 질화물, 혹은 티타늄 텅스텐과 같은 금속 합금을 포함하도록 형성될 수 있다.
제2 본딩 절연막 구조물(280)은 예를 들어 실리콘 탄질화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄화물을 포함하도록 형성될 수 있으며, 화학 기계적 연마(CMP) 공정 등의 평탄화 공정을 통하여 형성될 수 있다.
도 1 내지 도 5를 참조로 설명한 것과 마찬가지로, 제2 도전 패턴(262)에 디싱 현상이 발생하지 않을 수 있고, 제2 도전 패턴(262)과 제2 배리어막 패턴(252) 사이에 갈바닉 부식 현상도 발생하지 않을 수 있다.
도 7을 참조하면, 제1 및 제2 도전 패턴 구조물들(170, 270)이 각각 형성된 제1 및 제2 기판들(100, 200) 중 적어도 하나에 플라즈마 처리 공정을 수행한다.
예시적인 실시예들에 있어서, 상기 플라즈마 처리 공정은 질소 플라즈마, 산소 플라즈마, 수소 플라즈마, 질소 및 수소 혼합 플라즈마, 사불화탄소 플라즈마, 또는 암모니아 플라즈마를 사용하여 수행될 수 있다. 이때, 상기 플라즈마는 축전 결합 방식 또는 유도 결합 방식에 의해 생성될 수 있다.
도 8을 참조하면, 제1 및 제2 도전 패턴 구조물들(170, 270)이 서로 접촉하도록 제1 및 제2 기판들(100, 200)을 서로 본딩한다.
예시적인 실시예들에 있어서, 제2 기판(200)의 상면과 저면이 서로 바뀌도록 뒤집은 다음, 고온에서 제1 기판(100) 및 제2 기판(200)을 서로 접합시킬 수 있다. 이에 따라 이하에서는, 도 6에서의 제2 기판(200)의 상면은 도 8에서 제2 기판(200)의 저면으로, 도 6에서의 제2 기판(200)의 저면은 도 8에서 제2 기판(200)의 상면으로 참조될 수 있다.
제1 및 제2 도전 패턴 구조물들(170, 270)이 서로 얼라인되도록 제1 및 제2 기판들(100, 200)이 서로 접합되는 경우, 제1 및 제2 도전 패턴들(162, 262)은 서로 접촉할 수 있으며, 제1 및 제2 본딩 절연막 구조물들(180, 280) 역시 서로 접촉할 수 있다. 그러나, 제1 및 제2 배리어막 패턴들(152, 252)은 제1 및 제2 본딩 절연막 구조물들(180, 280)에 의해 서로 접촉하지 않을 수 있다.
제1 기판(100) 및 제2 기판(200)을 서로 접합시킬 때, 실제로 서로 접합되는 접합면은 제1 기판(100) 상에 형성된 제1 도전 패턴(162) 및 제1 본딩 절연막 구조물(180)의 상면과 제2 기판(200) 상에 형성된 제2 도전 패턴(262) 및 제2 본딩 절연막 구조물(280)의 저면이다. 그런데, 전술한 바와 같이, 각 제1 및 제2 도전 패턴들(162, 262)에는 디싱 현상이 발생하지 않을 수 있으며, 각 제1 및 제2 본딩 절연막 구조물들(180, 280)에는 갈바닉 부식 현상이 발생하지 않을 수 있다. 이에 따라, 각 기판들(100, 200)의 접합면은 단차나 거친 부분 없이 매끄러울 수 있으며, 이들 사이의 접합력은 클 수 있다. 따라서, 제1 및 제2 기판들(100, 200)의 접합으로 제조되는 상기 반도체 장치는 우수한 신뢰성을 가질 수 있다.
필요에 따라서 제2 기판(200)은 추후 제거될 수도 있다.
한편, 실제로 제1 및 제2 기판들(100, 200)을 서로 접합시킬 때, 제1 및 제2 도전 패턴 구조물들(170, 270)이 완전히 매치되지 못하고 서로 미스얼라인될 수도 있으며, 이는 도 9에 도시되어 있다.
도 9를 참조하면, 제1 및 제2 도전 패턴 구조물들(170, 270)이 서로 미스얼라인된 경우에는, 제1 도전 패턴(162)은 제2 도전 패턴(262) 및 제2 본딩 절연막 구조물(280)과 서로 접촉할 수 있고, 제2 도전 패턴(262)은 제1 도전 패턴(162) 및 제1 본딩 절연막 구조물(180)과 서로 접촉할 수 있다. 그러나, 제1 및 제2 배리어막 패턴들(152, 252)은 제1 및 제2 본딩 절연막 구조물들(180, 280)에 의해 서로 접촉하지 않을 수 있다.
본 실시예에 있어서도, 각 기판들(100, 200)의 접합면은 단차나 거친 부분 없이 매끄러울 수 있어서 이들 사이의 접합력이 클 수 있다. 따라서, 제1 및 제2 기판들(100, 200)의 접합으로 제조되는 상기 반도체 장치는 우수한 신뢰성을 가질 수 있다.
이하에서는, 도 1 내지 도 8의 반도체 장치 제조 방법을 이용하여 제조된 반도체 장치에 대하여 간단히 설명하기로 한다.
상기 반도체 장치는 제1 기판(100) 상에 형성된 제1 층간 절연막(130), 제1 층간 절연막(130)을 관통하는 제1 개구(135)의 측벽 및 저면에 형성된 제1 배리어막 패턴(152) 및 제1 배리어막 패턴(152)에 의해 저면 및 측벽 일부가 감싸지며 제1 층간 절연막(130) 상면으로부터 상부로 돌출된 제1 도전 패턴(162)을 포함하는 제1 도전 패턴 구조물(170), 돌출된 제1 도전 패턴(162)의 외측벽을 감싸며 제1 층간 절연막(130) 및 제1 배리어막 패턴(152) 상에 형성된 제1 본딩 절연막 구조물(180), 제1 본딩 절연막 구조물(180) 상에 형성된 제2 본딩 절연막 구조물(280), 제2 본딩 절연막 구조물(280) 상에 형성된 제2 층간 절연막(230), 제2 층간 절연막(230)을 관통하는 제2 개구(235)의 측벽 및 상면에 형성되어 제2 본딩 절연막 구조물(280)에 접촉하는 제2 배리어막 패턴(252) 및 제2 배리어막 패턴(252)에 의해 상면 및 측벽 일부가 감싸지며 제2 층간 절연막(230) 저면으로부터 하부로 돌출되어 제1 도전 패턴(162)에 접촉하는 제2 도전 패턴(262)을 포함하는 제2 도전 패턴 구조물(270)을 포함할 수 있다.
제1 배리어막 패턴(152)은 제1 층간 절연막(130)에 의해 수용될 수 있고, 내부에 제1 도전 패턴(162)의 일부를 수용할 수 있다. 또한, 제1 배리어막 패턴(152)의 상면은 제1 본딩 절연막 구조물(180)과 접촉할 수 있다.
제2 배리어막 패턴(252)은 제2 층간 절연막(230)에 의해 수용될 수 있고, 내부에 제2 도전 패턴(262)의 일부를 수용할 수 있다. 또한, 제2 배리어막 패턴(1252)의 저면은 제2 본딩 절연막 구조물(280)과 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 배리어막 패턴들(152, 252)의 상면은 제1 및 제2 층간 절연막들(130, 230)의 상면과 각각 동일한 높이를 가질 수 있다.
제1 도전 패턴(162)은 제1 배리어막 패턴(152)에 의해 저면 및 측벽 일부가 감싸지며, 제1 층간 절연막(130) 상면으로부터 상부로 돌출될 수 있다. 이때, 상기 돌출된 부분은 제1 본딩 절연막 구조물(180)에 의해 감싸질 수 있고, 제2 도전 패턴(262)에 접촉할 수 있다.
제2 도전 패턴(262)은 제2 배리어막 패턴(252)에 의해 상면 및 측벽 일부가 감싸지며, 제2 층간 절연막(230) 저면으로부터 하부로 돌출될 수 있다. 이때, 상기 돌출된 부분은 제2 본딩 절연막 구조물(280)에 의해 감싸질 수 있고, 제1 도전 패턴(162)에 접촉할 수 있다.
제1 및 제2 도전 패턴 구조물들(170, 270)은 서로 접촉할 수 있으며, 다만 제1 및 제2 배리어막 패턴들(152, 252)은 서로 접촉하지 않고, 제1 및 제2 도전 패턴들(162, 262)이 서로 접촉할 수 있다.
제1 본딩 절연막 구조물(180)은 제1 층간 절연막(130) 상면으로부터 상부로 돌출된 제1 도전 패턴(162)의 외측벽을 감싸며, 제1 층간 절연막(130) 및 제1 배리어막 패턴(152) 상에 형성될 수 있다. 제1 본딩 절연막 구조물(180)의 상면은 제2 본딩 절연막 구조물(280)과 접촉할 수 있다.
제2 본딩 절연막 구조물(280)은 제2 층간 절연막(230) 저면으로부터 하부로 돌출된 제2 도전 패턴(262)의 외측벽을 감싸며, 제2 층간 절연막(230) 및 제2 배리어막 패턴(252) 아래에 형성될 수 있다. 제2 본딩 절연막 구조물(280)의 저면은 제1 본딩 절연막 구조물(180)과 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 본딩 절연막 구조물들(180, 280)은 실질적으로 동일한 물질을 포함할 수 있으며, 이에 따라 서로 병합될 수도 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 제1 기판(100)과 제1 층간 절연막(130) 사이에 배치되는 제3 층간 절연막(110), 제3 층간 절연막(110)에 의해 수용되며 제1 도전 패턴 구조물(170)의 저면에 접촉하는 제3 도전 패턴 구조물(140), 제2 층간 절연막(220)의 상부에 배치되는 제4 층간 절연막(210), 제4 층간 절연막에 의해 수용되며 제2 도전 패턴 구조물(270)의 상면에 접촉하는 제4 도전 패턴 구조물(240)을 더 포함할 수 있다.
제3 도전 패턴 구조물(140)은 제3 도전 패턴(144), 및 제3 도전 패턴(144)의 측벽 및 저면을 감싸는 제3 배리어막 패턴(142)을 포함할 수 있으며, 제4 도전 패턴 구조물(240)은 제4 도전 패턴(244), 및 제4 도전 패턴(244)의 측벽 및 상면을 감싸는 제4 배리어막 패턴(242)을 포함할 수 있다. 제3 도전 패턴 구조물(140)은 비아 콘택(도시되지 않음)에 의해 제1 기판(100)과 전기적으로 연결될 수도 있으며, 제4 도전 패턴 구조물(240)은 비아 콘택(도시되지 않음)에 의해 제2 기판(200)과 전기적으로 연결될 수도 있다.
나아가, 상기 반도체 장치는 제1 및 제3 층간 절연막들(130, 110) 사이에 형성되어 제1 도전 패턴 구조물(140)의 외측벽의 하부를 둘러싸는 제1 식각 저지막(120)을 더 포함할 수 있다. 또한, 상기 반도체 장치는 제2 및 제4 층간 절연막들(230, 210) 사이에 형성되어 제2 도전 패턴 구조물(240)의 외측벽의 상부를 둘러싸는 제2 식각 저지막(220)을 더 포함할 수 있다.
한편, 도 9의 반도체 장치 제조 방법을 이용하여 제조된 반도체 장치는 서로 미스얼라인된 제1 및 제2 도전 패턴 구조물들(170, 270)을 포함한다.
이에 따라, 제1 도전 패턴(162)은 제2 도전 패턴(262) 및 제2 본딩 절연막 구조물(280)과 서로 접촉할 수 있고, 제2 도전 패턴(262)은 제1 도전 패턴(162) 및 제1 본딩 절연막 구조물(180)과 서로 접촉할 수 있다.
도 10 내지 도 14는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이며, 도 15는 도 14의 제1 및 제2 도전 패턴 구조물들이 서로 미스얼라인되어 본딩되는 반도체 장치 제조 방법을 설명하기 위한 단면도이다. 상기 반도체 장치 제조 방법은 본딩 절연막 구조물이 서로 다른 두 개의 본딩 절연막들로 구성되는 것을 제외하고는 도 1 내지 도 9를 참조로 설명한 반도체 장치 제조 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
먼저, 도 1 내지 도 3을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후 도 10을 참조하면, 제1 도전 패턴 구조물(170) 및 제1 층간 절연막(130) 상에 제1 본딩 절연막 구조물(180)을 형성한다.
예시적인 실시예들에 있어서, 제1 본딩 절연막 구조물(180)은 서로 다른 물질을 포함하며 순차적으로 적층된 제3 본딩 절연막(182) 및 제1 본딩 절연막(184)을 포함하도록 형성될 수 있다. 예를 들면, 제3 본딩 절연막(182)은 실리콘 질화물을 포함하도록 형성되고, 제1 본딩 절연막(184)은 실리콘 탄질화물을 포함하도록 형성될 수 있다.
도 11을 참조하면, 제1 도전 패턴(162)의 상면이 노출될 때까지 제1 본딩 절연막 구조물(180)을 평탄화한다. 예를 들면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정을 통해 수행될 수 있다. 이??, 제3 본딩 절연막(182)은 제1 도전 패턴(162)을 둘러싼 일부가 외부로 노출될 수 있고, 제1 본딩 절연막(184)은 제3 본딩 절연막(182)에 의하여 제1 도전 패턴(162)과 이격되도록 형성될 수 있다.
상기 평탄화 공정 시 제1 본딩 절연막 구조물(180)만이 연마되므로 제1 도전 패턴(162)에는 디싱 현상이 발생되지 않을 수 있다. 또한, 제1 배리어막 패턴(152) 상면은 제1 본딩 절연막 구조물(180)에 의해 커버되므로, 상기 평탄화 공정 시 제1 도전 패턴(162)과 제1 배리어막 패턴(152)이 동시에 부식성 용액에 노출되지는 않는다. 따라서, 갈바닉 부식에 의한 제1 도전 패턴(162)과 제1 배리어막 패턴(152) 사이의 단차 문제가 발생되지 않을 수 있다.
전술한 공정들을 통해, 제1 기판(100) 상에 순차적으로 적층된 제3 및 제1 층간 절연막들(110, 130)과, 이들에 각각 수용되는 제3 및 제1 도전 패턴 구조물들(140, 170)을 형성할 수 있다.
도 12를 참조하면, 도 1 내지 도 3, 도 10 및 도 11을 참조로 설명된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제2 기판(200) 상에 순차적으로 적층된 제4 및 제2 층간 절연막들(210, 230)과 이들에 각각 수용되는 제4 및 제2 도전 패턴 구조물들(240, 270)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 본딩 절연막 구조물(280)은 서로 다른 물질을 포함하며 순차적으로 적층된 제4 본딩 절연막(282) 및 제2 본딩 절연막(284)을 포함하도록 형성될 수 있다. 예를 들면, 제4 본딩 절연막(282)은 실리콘 질화물을 포함하고, 제2 본딩 절연막(284)은 실리콘 탄질화물을 포함하도록 형성될 수 있다.
도 11을 참조하여 설명한 것과 마찬가지로, 제2 도전 패턴(262)에는 디싱 현상이 발생하지 않을 수 있으며, 제2 도전 패턴(262)과 제2 배리어막 패턴(252) 사이에는 갈바닉 부식 현상에 의한 단차 문제가 발생하지 않을 수 있다.
도 13을 참조하면, 제1 및 제2 도전 패턴 구조물들(170, 270)이 각각 형성된 제1 및 제2 기판들(100, 200) 중 적어도 하나에 플라즈마 처리 공정을 수행한다.
도 14를 참조하면, 제1 및 제2 도전 패턴 구조물들(170, 270)이 서로 접촉하도록 제1 및 제2 기판들(100, 200)을 서로 본딩함으로써 상기 반도체 장치를 완성할 수 있다.
한편, 제1 및 제2 기판들(100, 200)을 서로 접합시킬 때, 제1 및 제2 도전 패턴 구조물들(170, 270)이 완전히 매치되지 못하고 서로 미스얼라인될 수도 있으며, 이는 도 15에 도시되어 있다.
도 15를 참조하면, 제1 및 제2 도전 패턴 구조물들(170, 270)이 미스얼라인된 경우에는, 제1 도전 패턴(162)은 제2 도전 패턴(262) 및 제2 본딩 절연막 구조물(280)과 서로 접촉할 수 있고, 제2 도전 패턴(262)은 제1 도전 패턴(162) 및 제1 본딩 절연막 구조물(180)과 서로 접촉할 수 있다. 그러나, 제1 및 제2 배리어막 패턴들(152, 252)은 제1 및 제2 본딩 절연막 구조물들(180, 280)에 의해 서로 접촉하지 않을 수 있다.
도 16 및 도 17은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 배리어막 패턴이 층간 절연막의 상면보다 낮은 상면을 갖는 것을 제외하고는 도 1 내지 도 9를 참조로 설명한 반도체 장치 제조 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대한 반복 설명은 생략한다.
먼저, 도 1 및 도 2를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후 도 16을 참조하면, 제1 층간 절연막(130)의 상면이 노출될 때까지 제1 도전막(160) 및 제1 배리어막(150)을 평탄화하여, 각각 제1 도전 패턴(162) 및 제1 배리어막 패턴(152)을 형성한다. 예를 들면, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 통해 수행될 수 있다.
상기 평탄화 공정에서 제1 층간 절연막(130) 상면이 노출됨에 따라, 제1 배리어막(150) 상면도 함께 노출될 수 있으며, 이때 예를 들어, 상기 CMP 공정에서 사용되는 슬러리에 의해 제1 배리어막(150) 일부가 제거될 수 있다. 이에 따라, 제1 도전 패턴(162)은 제1 층간 절연막(130)의 상면보다 높은 상면을 갖도록 형성되는 반면, 제1 배리어막 패턴(152)은 제1 층간 절연막(130)의 상면보다 낮은 상면을 갖도록 형성될 수 있다. 이때, 제1 도전 패턴(162) 및 제1 배리어막 패턴(152)은 제1 도전 패턴 구조물(170)을 형성할 수 있다.
도 17을 참조하면, 도 4 내지 도 7을 참조로 설명된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하고, 제1 및 제2 도전 패턴 구조물들(170, 270)이 서로 접촉하도록 제1 및 제2 기판들(100, 200)을 서로 본딩함으로써 상기 반도체 장치를 완성할 수 있다.
이때, 제1 배리어막 패턴(152)의 상면에 접촉하는 제1 본딩 절연막 구조물(180)의 저면은 제1 층간 절연막(130)의 상면보다 낮을 수 있으며, 제2 배리어막 패턴(252)의 저면에 접촉하는 제2 본딩 절연막 구조물(280)의 상면은 제2 층간 절연막(230)의 저면보다 높을 수 있다.
한편 제1 및 제2 기판들(100, 200)을 서로 접합시킬 때, 제1 및 제2 도전 패턴 구조물들(170, 270)이 완전히 매치되지 못하고 서로 미스얼라인될 수도 있다.
도 18 내지 도 29는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 이때, 상기 반도체 장치는 고체 촬상 장치일 수 있다.
도 18을 참조하면, 제1 소자 분리막(316)이 형성된 제1 기판(300) 상에 제1 게이트 구조물(314)을 형성한다.
제1 기판(300)에는 제1 웰 영역(310)이 형성될 수 있다. 예를 들면, 제1 웰 영역(310)은 제1 기판(300)에 p형 불순물을 주입하여 형성할 수 있다.
이후, 제1 게이트 구조물(314)에 인접하는 제1 기판(300) 상부에 제1 소스/드레인 영역(312)을 형성한다. 예를 들면, 제1 소스/드레인 영역(312)은 제1 기판(300)에 n형 불순물을 주입하여 형성할 수 있다.
이에 따라, 제1 게이트 구조물(314) 및 제1 소스/드레인 영역(312)은 트랜지스터를 정의할 수 있다. 예시적인 실시예들에 있어서, 제1 기판(300) 에는 복수 개의 트랜지스터들이 형성될 수 있으며, 예를 들어, 제1 내지 제3 트랜지스터들(Tr1, Tr2, Tr3)이 형성될 수 있다. 이때, 제1 내지 제3 트랜지스터들(Tr1, Tr2, Tr3)은 로직 영역(20)에 형성될 수 있다.
제1 내지 제3 트랜지스터들(Tr1, Tr2, Tr3) 상에 제1 절연 박막(320) 및 제2 절연 박막(322)을 순차적으로 형성한다. 이때, 제1 절연 박막(320)은 실리콘 산화막을 포함하도록 형성될 수 있고, 제2 절연 박막(322)은 실리콘 질화막을 포함하도록 형성될 수 있다.
제2 절연 박막(322) 상에, 내부에 제1 콘택 플러그(340)를 포함하는 제1 층간 절연막(330)을 형성한다.
제1 콘택 플러그(340)는 제1 소스/드레인 영역(312)에 접촉함으로써, 제1 내지 제3 트랜지스터들(Tr1, Tr2, Tr3)에 전기적으로 연결될 수 있다. 제1 콘택 플러그(340)는 예를 들어, 도핑된 폴리실리콘, 금속, 금속 질화물 등을 포함하도록 형성될 수 있다.
한편, 제1 층간 절연막(330) 내부에는 제1 콘택 플러그(340)에 접촉하는 제5 및 제6 도전 패턴 구조물들(366, 368)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제5 도전 패턴 구조물(366)은 제5 도전 패턴(356) 및 이를 둘러싸는 제5 배리어막 패턴(346)을 포함하도록 형성될 수 있으며, 제6 도전 패턴 구조물(368)은 제6 도전 패턴(358) 및 제6 배리어막 패턴(348)을 포함하도록 형성될 수 있다.
이후, 도 1 내지 도 5를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 제1 층간 절연막(330) 상에 제1 콘택 플러그(340)와 접촉하는 제1 및 제2 도전 패턴 구조물들(362, 364)을 형성하고, 제1 층간 절연막(330) 상에 제1 본딩 절연막 구조물(370)을 순차적으로 형성한다. 예시적인 실시예들에 있어서, 제1 도전 패턴 구조물(362)은 제1 도전 패턴(352) 및 이를 둘러싸는 제1 배리어막 패턴(342)을 포함하도록 형성될 수 있으며, 제2 도전 패턴 구조물(364)은 제2 도전 패턴(354) 및 제2 배리어막 패턴(344)을 포함하도록 형성될 수 있다.
이때. 제1 도전 패턴(352)은 제1 배리어막 패턴(342) 및 제1 층간 절연막(330)의 상면보다 높은 상면을 갖도록 화학 기계적 연마(CMP) 공정을 수행하여 형성될 수 있고, 제2 도전 패턴(354)은 제2 배리어막 패턴(344) 및 제1 층간 절연막(330)의 상면보다 높은 상면을 갖도록 화학 기계적 연마(CMP) 공정을 수행하여 형성될 수 있다.
도 19를 참조하면, 제2 소자 분리막(416)이 형성된 제2 기판(400) 내부에 각 화소의 광전 변환부가 되는 포토 다이오드(418)를 형성한다.
제2 기판(400)에는 제2 웰 영역(410)이 형성될 수 있다. 예를 들면, 제2 웰 영역(410)은 제2 기판(400)에 p형 불순물을 주입하여 형성할 수 있다.
예시적인 실시예들에 있어서, 포토 다이오드(418)는 제2 기판(400)에 p형 불순물 이온을 주입하여 형성된 제1 반도체 영역(419a) 및 제2 기판(400)에 n형 불순물 이온을 주입하여 형성된 제2 반도체 영역(419b)을 포함할 수 있으며, 이때, 제1 및 제2 반도체 영역들(419a, 419b)은 제2 기판(400) 표면으로부터 아래로 순차적으로 적층될 수 있다.
이후, 도 18을 참조로 설명된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제2 기판(400) 상에 제2 게이트 구조물(414)을 형성하고, 이에 인접하는 제2 기판(400) 상부에 제2 소스/드레인 영역(412)을 형성함으로써, 이들에 의해 정의되는 트랜지스터를 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 기판(400)에는 복수 개의 트랜지스터들이 형성될 수 있으며, 예를 들어, 제4 내지 제7 트랜지스터들(Tr4, Tr5, Tr6, Tr7)이 형성될 수 있다. 이때, 제4 및 제5 트랜지스터들(Tr4, Tr5)은 화소 영역(30)에 형성될 수 있고, 제6 및 제7 트랜지스터들(Tr6, Tr7)은 제어 영역(40)에 형성될 수 있다.
이와는 다르게, 제1 내지 제3 트랜지스터들(Tr1, Tr2, Tr3)이 로직 영역(20) 및 제어 영역(30)에 형성될 수 있고, 제4 내지 제7 트랜지스터들(Tr4, Tr5, Tr6, Tr7)은 화소 영역(40)에 형성될 수도 있다.
제4 내지 제7 트랜지스터들(Tr4, Tr5, Tr6, Tr7) 상에 제3 절연 박막(420) 및 제4 절연 박막(422)을 순차적으로 형성한다. 이때, 제3 절연 박막(420)은 실리콘 산화막을 포함하도록 형성될 수 있고, 제4 절연 박막(422)은 실리콘 질화막을 포함하도록 형성될 수 있다.
제4 절연 박막(422) 상에, 내부에 제2 콘택 플러그(440)를 포함하는 제2 층간 절연막(430)을 형성한다.
제2 콘택 플러그(440)는 제2 소스/드레인 영역(412)에 접촉함으로써, 제4 내지 제7 트랜지스터들(Tr4, Tr5, Tr6, Tr7)에 전기적으로 연결될 수 있다. 제2 콘택 플러그(440)는 예를 들어, 도핑된 폴리실리콘, 금속, 금속 질화물 등을 포함하도록 형성될 수 있다.
한편, 제2 층간 절연막(430) 내부에는 제2 콘택 플러그(440)에 접촉하는 제7 및 제8 도전 패턴 구조물들(466, 468)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제7 도전 패턴 구조물(466)은 제7 도전 패턴(456) 및 이를 둘러싸는 제7 배리어막 패턴(446)을 포함하도록 형성될 수 있으며, 제8 도전 패턴 구조물(468)은 제8 도전 패턴(458) 및 제8 배리어막 패턴(448)을 포함하도록 형성될 수 있다.
이후, 도 1 내지 도 5를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 제2 층간 절연막(430) 내부에 제2 콘택 플러그(440)와 접촉하는 제3 및 제4 도전 패턴 구조물들(462, 464)을 형성하고, 제2 층간 절연막(430) 상에 제2 본딩 절연막 구조물(470)을 순차적으로 형성한다. 예시적인 실시예들에 있어서, 제3 도전 패턴 구조물(462)은 제3 도전 패턴(452) 및 이를 둘러싸는 제3 배리어막 패턴(442)을 포함하도록 형성될 수 있으며, 제4 도전 패턴 구조물(464)은 제4 도전 패턴(454) 및 제4 배리어막 패턴(444)을 포함하도록 형성될 수 있다.
이때, 제3 도전 패턴(452)은 제3 배리어막 패턴(442) 및 제2 층간 절연막(430)의 상면보다 높은 상면을 갖도록 화학 기계적 연마(CMP) 공정을 수행하여 형성하고, 제4 도전 패턴(454)은 제4 배리어막 패턴(444) 및 제2 층간 절연막(430)의 상면보다 높은 상면을 갖도록 화학 기계적 연마(CMP) 공정을 수행하여 형성할 수 있다.
도 20을 참조하면, 도 7 및 도 8을 참조로 설명된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제1 기판(300)과 제2 기판(400)을 서로 접합한다.
도 21을 참조하면, 제2 기판(400) 상면에 반사 방지막(500) 및 제3 층간 절연막(510)을 순차적으로 형성한다. 예를 들면, 반사 방지막(500)은 하프늄 산화물을 포함하도록 형성될 수 있다. 제3 층간 절연막(510)은 제1 및 제2 층간 절연막들(330, 430)과 실질적으로 동일한 물질을 포함할 수 있다. 예를 들면, 제3 층간 절연막(510)은 실리콘 산화물 또는 저유전 물질을 포함하도록 형성될 수 있다.
도 22를 참조하면, 제3 층간 절연막(510)에 제1 트렌치(512)를 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 트렌치(512)는 복수 개로 형성될 수 있다.
도 23을 참조하면, 제3 층간 절연막(510) 상에 제1 트렌치(512)를 충분히 채우도록 차광막(도시되지 않음)을 형성한다. 예를 들면, 상기 차광막은 구리 등의 도전 재료를 포함할 수 있다.
이후, 제3 층간 절연막(510)의 상면을 노출시키도록 상기 차광막을 평탄화하여 차광막 패턴(520)을 형성한다. 예를 들면, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 통해 수행될 수 있다.
도 24를 참조하면, 제3 층간 절연막(510) 및 차광막 패턴(520) 상에 실리콘 질화물 또는 실리콘 탄질화물을 포함하는 캐핑막(532)을 형성한다.
도 25를 참조하면, 캐핑막(532) 및 제3 층간 절연막(510)을 부분적으로 식각하여 각각 캐핑막 패턴(530) 및 제2 트렌치(514)를 형성한다.
예시적인 실시예들에 있어서, 캐핑막 패턴(530)은 차광막 패턴(520)을 충분히 커버하도록 형성될 수 있으며, 제2 트렌치(514)는 포토 다이오드(418) 상부에 형성될 수 있다.
도 26을 참조하면, 제3 층간 절연막(510) 및 캐핑막 패턴(530) 상에 제2 트렌치(514)를 충분히 채우도록 도파로 재료막(540)을 형성한다. 예를 들면, 도파로 재료막(540)은 실리콘 질화물을 포함하도록 형성될 수 있다.
도파로 재료막(540) 중에서 제2 트렌치(514)를 채우는 부분은 도파로(542)를 형성할 수 있다. 도파로(542)는 입사된 빛을 포토 다이오드(418)에 효율적으로 집광할 수 있다.
이후, 도파로 재료막(540) 상에 평탄화막(550)을 형성할 수 있다.
도 27을 참조하면, 포토 다이오드(418) 상부의 평탄화막(550) 상에 각 화소에 대응하는 컬러 필터(560)를 형성한다.
컬러 필터(560)는 적색, 녹색, 또는 청색의 안료가 함유된 유기막을 형성하고, 상기 유기막을 패터닝하여 형성할 수 있다.
도 28을 참조하면, 평탄화막(550) 및 컬러 필터(560) 상부에 렌즈 재료막(572)을 형성한다. 예를 들면, 렌즈 재료막(572)은 유기막 또는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물과 같은 무기막을 포함할 수 있다.
이후, 렌즈 재료막(572) 상부의 각 화소에 대응하는 영역에 레지스트막(580)을 형성한다.
도 29를 참조하면, 레지스트막(580)의 형상이 전사되도록 렌즈 재료막(572)을 식각하여 렌즈(570)를 형성한다.
반도체 장치(10) 상부의 렌즈(570)를 통하여 입사한 빛은 컬러 필터(560) 및 도파로(542)를 순차적으로 거쳐 포토 다이오드(418)에 집광될 수 있으며, 이에 따라 전기 에너지로 변환될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 반도체 장치 20: 로직 영역
30: 화소 영역 40: 제어 영역
100: 제1 기판 110: 제3 층간 절연막
120: 제1 식각 저지막 130: 제1 층간 절연막
135: 제1 개구 140: 제3 도전 패턴 구조물
142: 제3 배리어막 패턴 144: 제3 도전 패턴
150: 제1 배리어막 152: 제1 배리어막 패턴
160: 제1 도전막 162: 제1 도전 패턴
170: 제1 도전 패턴 구조물 180: 제1 본딩 절연막 구조물
182: 제3 본딩 절연막 184: 제1 본딩 절연막
200: 제2 기판 210: 제4 층간 절연막
220: 제2 식각 저지막 230: 제2 층간 절연막
240: 제4 도전 패턴 구조물 242: 제4 배리어막 패턴
244: 제4 도전 패턴 252: 제2 배리어막 패턴
262: 제2 도전 패턴 270: 제2 도전 패턴 구조물
280: 제2 본딩 절연막 구조물 282: 제4 본딩 절연막
284: 제2 본딩 절연막
300: 제1 기판 310: 제1 웰 영역
312: 제1 소스/드레인 영역 314: 제1 게이트 구조물
316: 제1 소자 분리 영역 320: 제1 절연 박막
322: 제2 절연 박막 330: 제1 층간 절연막
340: 제1 콘택 플러그 342: 제1 배리어막 패턴
344: 제2 배리어막 패턴 346: 제5 배리어막 패턴
348: 제6 배리어막 패턴 352: 제1 도전 패턴
354: 제2 도전 패턴 356: 제5 도전 패턴
358: 제6 도전 패턴 362: 제1 도전 패턴 구조물
364: 제2 도전 패턴 구조물 366: 제5 도전 패턴 구조물
368: 제6 도전 패턴 구조물 370: 제1 본딩 절연막 구조물
400: 제2 기판 410: 제2 웰 영역
412: 제2 소스/드레인 영역 414: 제2 게이트 구조물
416: 제2 소자 분리 영역 418: 포토 다이오드
419a: 제1 반도체 영역 419b: 제2 반도체 영역
420: 제3 절연 박막 422: 제4 절연 박막
430: 제2 층간 절연막 440: 제2 콘택 플러그
442: 제3 배리어막 패턴 444: 제4 배리어막 패턴
446: 제7 배리어막 패턴 448: 제8 배리어막 패턴
452: 제3 도전 패턴 454: 제4 도전 패턴
456: 제7 도전 패턴 458: 제8 도전 패턴
462: 제3 도전 패턴 구조물 464: 제4 도전 패턴 구조물
466: 제7 도전 패턴 구조물 468: 제8 도전 패턴 구조물
470: 제2 본딩 절연막 구조물 500: 반사 방지막
510: 제3 층간 절연막 512: 제1 트렌치
514: 제2 트렌치 520: 차광막 패턴
530: 캐핑막 패턴 532: 캐핑막
540: 도파로 재료막 542: 도파로
550: 평탄화막 560: 컬러 필터
570: 렌즈 572: 렌즈 재료막
580: 레지스트막
Tr1, Tr2, Tr3, Tr4, Tr5, Tr6, Tr7: 트랜지스터

Claims (12)

  1. 제1 기판 상에 형성된 제1 층간 절연막에 제1 개구를 형성하고;
    상기 제1 개구의 내벽 및 상기 제1 층간 절연막 상에 제1 배리어막을 형성하고;
    상기 제1 배리어막 상에 상기 제1 개구의 나머지 부분을 채우는 제1 도전막을 형성하고;
    상기 제1 층간 절연막 상면이 노출될 때까지 상기 제1 도전막 및 상기 제1 배리어막에 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 수행하여, 제1 배리어막 패턴 및 상기 제1 배리어막 패턴의 상면보다 높은 상면을 갖는 제1 도전 패턴을 포함하는 제1 도전 패턴 구조물을 형성하고;
    상기 제1 도전 패턴 구조물 및 상기 제1 층간 절연막 상에 제1 본딩 절연막 구조물을 형성하고;
    상기 제1 도전 패턴 구조물의 상면이 노출될 때까지 상기 제1 본딩 절연막 구조물을 평탄화하고;
    제2 기판 상에 형성된 제2 층간 절연막에 제2 개구를 형성하고;
    상기 제2 개구의 내벽 및 상기 제2 층간 절연막 상에 제2 배리어막을 형성하고;
    상기 제2 배리어막 상에 상기 제2 개구의 나머지 부분을 채우는 제2 도전막을 형성하고;
    상기 제2 층간 절연막 상면이 노출될 때까지 상기 제2 도전막 및 상기 제2 배리어막에 화학 기계적 연마(CMP) 공정을 수행하여, 제2 배리어막 패턴 및 상기 제2 배리어막 패턴의 상면보다 높은 상면을 갖는 제2 도전 패턴을 포함하는 제2 도전 패턴 구조물을 형성하고;
    상기 제2 도전 패턴 구조물 및 상기 제2 층간 절연막 상에 제2 본딩 절연막 구조물을 형성하고;
    상기 제2 도전 패턴 구조물의 상면이 노출될 때까지 상기 제2 본딩 절연막 구조물을 평탄화하고; 그리고
    상기 제1 및 제2 도전 패턴 구조물들이 서로 접촉하도록 상기 제1 및 제2 기판들을 서로 본딩하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서, 상기 제1 도전막 및 상기 제1 배리어막에 상기 화학 기계적 연마(CMP) 공정을 수행하는 것은 상기 제1 배리어막 패턴의 상면이 상기 제1 층간 절연막의 상면과 실질적으로 동일한 높이를 갖도록 하는 것을 포함하며,
    상기 제2 도전막 및 상기 제2 배리어막에 상기 화학 기계적 연마(CMP) 공정을 수행하는 것은 상기 제2 배리어막 패턴의 상면이 상기 제2 층간 절연막의 상면과 실질적으로 동일한 높이를 갖도록 하는 것을 포함하는 반도체 장치 제조 방법.
  3. 제 1 항에 있어서, 상기 제1 도전막 및 상기 제1 배리어막에 상기 화학 기계적 연마(CMP) 공정을 수행하는 것은 상기 제1 배리어막 패턴이 상기 제1 층간 절연막의 상면보다 낮은 상면을 갖도록 하는 것을 포함하며,
    상기 제2 도전막 및 상기 제2 배리어막에 상기 화학 기계적 연마(CMP) 공정을 수행하는 것은 상기 제2 배리어막 패턴이 상기 제2 층간 절연막의 상면보다 낮은 상면을 갖도록 하는 것을 포함하는 반도체 장치 제조 방법.
  4. 제 1 항에 있어서, 상기 제1 기판과 상기 제1 층간 절연막 사이에는 내부에 제3 도전 패턴 구조물을 수용하는 제3 층간 절연막이 더 형성되고,
    상기 제1 개구를 형성하는 것은 상기 제3 도전 패턴 구조물의 상면을 노출하는 것을 포함하는 반도체 장치 제조 방법.
  5. 제 4 항에 있어서, 상기 제3 층간 절연막과 상기 제1 층간 절연막 사이에는 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함하는 제1 식각 저지막이 더 형성되고,
    상기 제1 개구를 형성하는 것은 상기 제1 층간 절연막 및 상기 제1 식각 저지막을 관통하여 상기 제3 도전 패턴 구조물의 상면을 노출하는 것을 포함하는 반도체 장치 제조 방법.
  6. 제 1 항에 있어서, 상기 제1 및 제2 도전 패턴 구조물들이 서로 접촉하도록 상기 제1 및 제2 기판들을 서로 본딩하기 이전에, 상기 제1 및 제2 도전 패턴 구조물들이 각각 형성된 상기 제1 및 제2 기판들 중 적어도 하나에 플라즈마 처리 공정을 수행하는 것을 더 포함하는 반도체 장치 제조 방법.
  7. 제 1 항에 있어서, 상기 제1 도전 패턴 구조물의 상면이 노출될 때까지 상기 제1 본딩 절연막 구조물을 평탄화하는 것은 상기 제1 본딩 절연막에 화학 기계적 연마(CMP) 공정을 수행하는 것을 포함하고,
    상기 제2 도전 패턴 구조물의 상면이 노출될 때까지 상기 제2 본딩 절연막 구조물을 평탄화하는 것은 상기 제2 본딩 절연막에 화학 기계적 연마(CMP) 공정을 수행하는 것을 포함하는 반도체 장치 제조 방법.
  8. 제 1 항에 있어서, 상기 제1 본딩 절연막 구조물은 서로 다른 물질을 포함하며 순차적으로 적층된 제3 본딩 절연막 및 제1 본딩 절연막을 포함하고,
    상기 제2 본딩 절연막 구조물은 서로 다른 물질을 포함하며 순차적으로 적층된 제4 본딩 절연막 및 제2 본딩 절연막을 포함하는 반도체 장치 제조 방법.
  9. 제1 기판 상에 제3 도전 패턴 구조물이 내부에 형성된 제3 층간 절연막을 형성하고;
    상기 제3 층간 절연막 상에 상기 제3 도전 패턴 구조물을 덮는 제1 식각 저지막 및 제1 층간 절연막을 순차적으로 형성하고;
    상기 제3 도전 패턴 구조물의 상면을 노출시키며 상기 제1 층간 절연막 및 상기 제1 식각 저지막을 관통하는 제1 개구를 형성하고;
    상기 제1 개구의 내벽 및 상기 제3 층간 절연막 상에 제1 배리어막을 형성하고;
    상기 제1 배리어막 상에 상기 제1 개구의 나머지 부분을 채우는 제1 도전막을 형성하고;
    상기 제1 층간 절연막 상면이 노출될 때까지 상기 제1 도전막 및 상기 제1 배리어막에 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 수행하여, 제1 배리어막 패턴 및 상기 제1 배리어막 패턴의 상면보다 높은 상면을 갖는 제1 도전 패턴을 포함하는 제1 도전 패턴 구조물을 형성하고;
    상기 제1 도전 패턴 구조물 및 상기 제1 층간 절연막 상에 제1 본딩 절연막 구조물을 형성하고;
    상기 제1 도전 패턴 구조물의 상면이 노출될 때까지 상기 제1 본딩 절연막 구조물을 평탄화하고;
    제2 기판 상에 제4 도전 패턴 구조물이 내부에 형성된 제4 층간 절연막을 형성하고;
    상기 제4 층간 절연막 상에 상기 제4 도전 패턴 구조물을 덮는 제2 식각 저지막 및 제2 층간 절연막을 순차적으로 형성하고;
    상기 제4 도전 패턴 구조물의 상면을 노출시키며 상기 제2 층간 절연막 및 상기 제2 식각 저지막을 관통하는 제2 개구를 형성하고;
    상기 제2 개구의 내벽 및 상기 제2 층간 절연막 상에 제2 배리어막을 형성하고;
    상기 제2 배리어막 상에 상기 제2 개구의 나머지 부분을 채우는 제2 도전막을 형성하고;
    상기 제2 층간 절연막 상면이 노출될 때까지 상기 제2 도전막 및 상기 제2 배리어막에 화학 기계적 연마(CMP) 공정을 수행하여, 제2 배리어막 패턴 및 상기 제2 배리어막 패턴의 상면보다 높은 상면을 갖는 제2 도전 패턴을 포함하는 제2 도전 패턴 구조물을 형성하고;
    상기 제2 도전 패턴 구조물 및 상기 제2 층간 절연막 상에 제2 본딩 절연막 구조물을 형성하고;
    상기 제2 도전 패턴 구조물의 상면이 노출될 때까지 상기 제2 본딩 절연막 구조물을 평탄화하고;
    상기 제1 및 제2 도전 패턴 구조물들을 각각 포함하는 상기 제1 및 제2 기판들 중 적어도 하나에 플라즈마 처리 공정을 수행하고; 그리고
    상기 제1 및 제2 도전 패턴 구조물들이 서로 접촉하도록 상기 제1 및 제2 기판들을 서로 본딩하는 것을 포함하는 반도체 장치 제조 방법.
  10. 제 9 항에 있어서, 상기 제1 도전막 및 상기 제1 배리어막에 상기 화학 기계적 연마(CMP) 공정을 수행하는 것은 상기 제1 배리어막 패턴의 상면이 상기 제1 층간 절연막의 상면과 실질적으로 동일한 높이를 갖도록 하는 것을 포함하며,
    상기 제2 도전막 및 상기 제2 배리어막에 상기 화학 기계적 연마(CMP) 공정을 수행하는 것은 상기 제2 배리어막 패턴의 상면이 상기 제2 층간 절연막의 상면과 실질적으로 동일한 높이를 갖도록 하는 것을 포함하는 반도체 장치 제조 방법.
  11. 제1항에 있어서, 상기 제1 도전막 및 상기 제1 배리어막에 대한 상기 화학 기계적 연마에 의해 상기 제1 도전패턴은 상기 제1 층간 절연막 및 상기 제1 배리어막 패턴의 상부로 돌출되도록 형성되고,
    상기 제2 도전막 및 상기 제2 배리어막에 대한 상기 화학 기계적 연마에 의해 상기 제2 도전패턴은 상기 제2 층간 절연막 및 상기 제2 배리어막 패턴의 상부로 돌출되도록 형성되는 반도체 장치 제조방법.
  12. 제9항에 있어서, 상기 제1 도전막 및 상기 제1 배리어막에 대한 상기 화학 기계적 연마에 의해 상기 제1 도전패턴은 상기 제1 층간 절연막 및 상기 제1 배리어막 패턴의 상부로 돌출되도록 형성되고,
    상기 제2 도전막 및 상기 제2 배리어막에 대한 상기 화학 기계적 연마에 의해 상기 제2 도전패턴은 상기 제2 층간 절연막 및 상기 제2 배리어막 패턴의 상부로 돌출되도록 형성되는 반도체 장치 제조방법.
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