KR20090074473A - 반도체 소자의 배선 형성 방법 - Google Patents

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Abstract

본 발명은 배선간 브릿지(bridage)를 방지하고 RC 딜레이(delay)를 줄이기 위한 반도체 소자의 배선 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 트랜치를 갖는 층간절연막을 형성하는 단계와, 트랜치를 포함한 전면에 배리어막을 개재하여 도전막을 형성하는 단계와, 층간절연막이 노출되도록 도전막 및 배리어막을 1차 CMP하여 트렌치내에 고립되는 배선을 형성하는 단계와, 1차 CMP시 배선에 발생된 디싱 및 디싱으로 인한 단차 부위에 잔류된 배리어막이 제거되도록 배리어막 및 층간절연막을 2차 CMP하는 단계를 포함하는 반도체 소자의 배선 형성방법을 제공한다.
배선, CMP, 브릿지, 디싱

Description

반도체 소자의 배선 형성 방법{METHOD FOR FORMING CONDUCTION LINE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 기술에 관한 것으로, 특히, 반도체 소자의 배선 형성방법에 관한 것이다.
최근, 반도체 소자의 고집적화, 고성능화에 따라 새로운 미세 가공 기술이 개발되어 있다. CMP 공정도 그 중 하나이며, 특히 다층 배선 형성 공정에서의 층간 절연막의 평탄화, 금속 플러그 형성, 매립 배선 형성에 있어서 빈번히 이용되는 기술이다.
현재, 배선 형성 공정에서는 트렌치 가공이 실시된 절연막상에 도전막, 예를 들어 텅스텐막(W)을 증착하고, 트렌치내에 매립된 부분 이외의 텅스텐막을 CMP에 의해 제거하여 매립 배선을 형성하는 소위 다마신(damascene)법을 주로 채용하고 있다. 그리고, 텅스텐막과 절연막 사이에는 접착성 향상 및 확산 배리어의 목적으로 수십 nm 두께의 배리어막을 삽입하고 있다.
다미신법을 이용하여 배선을 형성함에 있어서 텅스텐막을 CMP한 후에는 표면 평탄화가 이루어져야 한다.
그러나, 실제로는 이론젼(erosion)이나 디싱(dishing) 등으로 인한 단차를 피할 수 없는 실정이며, CMP 공정 이후 단차 부위에 배리어막 잔류물이 남겨져 인접한 배선간에 브릿지(bridge)가 유발되어, 배선의 신뢰성은 물론 소자의 신뢰성이 저하된다.
도 1은 종래 기술의 문제점을 나타낸 사진이다.
도 1을 참조하면, CMP 공정 이후 배선에 디싱이 발생되었으며(A 부분 참조), 디싱에 의한 단차 부위에 남겨진 배리어막 잔류물로 인해 인접한 배선간에 브릿지가 발생되었음(B 부분 참조)을 확인할 수 있다.
도 2는 배선간에 브릿지가 발생된 원인을 분석한 결과를 나타낸 그래프로, 배선간 브릿지를 유발시킨 원인이 배리어막(티타늄막)임을 확인할 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 배선간 브릿지를 방지할 수 있는 반도체 소자의 배선 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판상에 트랜치를 갖는 층간절연막을 형성하는 단계와, 상기 트랜치를 포함한 전면에 배리어막을 개재하여 도전막을 형성하는 단계와, 상기 층간절연막이 노출되도록 상기 도전막 및 상기 배리어막을 1차 CMP하여 상기 트렌치내에 고립되는 배선을 형성하는 단계와, 상기 1차 CMP시 상기 배선에 발생된 디싱 및 상기 디싱으로 인한 단차 부위에 잔류된 상기 배리어막이 제거되도록 상기 배리어막 및 상기 층간절연막을 2차 CMP하는 단계를 포함하는 반도체 소자의 배선 형성방법을 제공한다.
본 발명에 의하면, 층간절연막이 노출되도록 배선용 도전막을 1차 CMP하여 배선을 형성한 다음에 2차 CMP 공정으로 층간절연막 및 배리어막을 연마하여 1차 CMP 공정시 배선에 발생된 디싱을 제거하고 디싱에 의한 단차 부위에 발생된 배리어막 잔류물을 제거하여 배선간 브릿지를 방지할 수 있다.
또한, 2차 CMP 공정을 통해 층간절연막 대비 배선의 높이가 증가되므로 배선간 캐패시턴스 대비 배선간 저항이 감소된다. 따라서, RC 딜레이(delay)를 줄일 수 있으므로 배선의 신뢰성을 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 기판(30)상에 층간절연막(31)을 형성하고, 사진 식각 공정으로 층간절연막(31)을 패터닝하여 기판(30)의 일부를 노출하는 트랜치(32)를 형성한다.
층간절연막(31)은 HDP(High Density Plasma), PSG(Phosphorus Silicate Glass), BSG(Boron Silicate Glass), BPSG(Boron Phosphorus Silicate Glass) 등의 산화막 계열의 물질로 형성할 수 있다.
이어, 도 3b에 도시된 바와 같이, 트랜치(32)를 포함한 전면에 배리어막(33)을 형성하고, 배리어막(33)상에 배선용 도전막(34)을 형성한다.
배리어막(33)은 티타늄(Ti)막, 질화 티타늄(TiN)막, 탄탈(Ta)막 혹은 질화 탄탈(TaN)막의 단일막 또는 적층막으로 형성할 수 있다.
배선용 도전막(34)은 텅스텐(W)을 사용하여 1000 내지 3000Å의 두께로 형성할 수 있다.
이어, 도 3c에 도시된 바와 같이, 층간절연막(31)이 노출되도록 배선용 도전막(34) 및 배리어막(33)을 1차 CMP하여 트랜치(32)내에 고립되는 배선(34A)을 형성한다.
1차 CMP 공정은 층간절연막(31)이 최초로 노출되는 시점까지 진행하는 메인(main) CMP 공정과, 메인 CMP 공정 이후에 추가로 일정 시간 동안 진행하는 오버(over) CMP 공정 순으로 진행할 수 있다.
메인 CMP 공정의 종료점은 종말점 검출법(End Point Dection)을 이용하여 확인할 수 있으며, 오버 CMP 공정은 메인 CMP 공정 종료 후 3 내지 10초간 진행할 수 있다.
1차 CMP 공정시 텅스텐막 대 산화막의 선택비가 70~90 :1인 슬러리를 사용하고, 슬러리에 2 내지 5%의 과수를 첨가하도록 한다.
1차 CMP 공정시 산화막 대비 텅스텐막에 대한 연마율이 높은 슬러리가 사용됨에 따라 텅스텐막으로 된 배선용 도전막(34)이 산화막으로 된 층간절연막(31)보다 많이 연마된다.
그 결과, 배선(34A)이 층간절연막(31) 표면 아래로 꺼지는 디싱(C) 현상이 발생되며, 디싱(C)으로 인한 단차 부위에 배리어막 잔류물(D)이 남아, 인접한 배선(34A)간 브릿지가 발생된다.
이어, 도 3d에 도시된 바와 같이, 디싱(C) 및 배리어막 잔류물(D)이 제거되도록 배리어막 잔류물(D) 및 층간절연막(31)을 2차 CMP한다.
2차 CMP 공정에서는 텅스텐막 대 산화막의 선택비가 1 : 3~7 정도인 슬러리를 사용하고, 배리어막 잔류물(D)을 제거하기 위하여 슬러리에 0.4 내지 0.6%의 과수를 첨가하도록 한다.
2차 CMP 공정시 텅스텐막 대비 산화막에 대한 연마율이 높은 슬러리가 사용됨에 따라 산화막으로 된 층간절연막(31)이 텅스텐으로 된 배선(34A)보다 많이 연마된다.
따라서, 배선(34A)에 발생된 디싱(C)이 제거될 뿐만 아나라 오히려 층간절연막(31)이 배선(34A) 표면 아래로 낮아지게 되어, 층간절연막(31) 대비 배선(34A)의 높이가 증가되며, 이에 따라 배선(34A)간 캐패시턴스 대비 배선(34A)간 저항이 감소되어 RC 딜레이가 감소된다.
그리고, 디싱(C)이 제거됨에 따라 디싱(C)에 의한 단차 부위에 발생된 배리어막 잔류물(D)도 제거되어 배선(34A)간 브릿지가 방지된다.
도 4는 1차 CMP 공정 이후 소자 단면을 나타낸 사진이고, 도 5는 2차 CMP 공정 이후 소자 단면을 나타낸 사진이다.
도 4에 나타난 바와 같이, 1차 CMP 공정 이후 배선에 디싱이 발생되었으며 디싱에 의한 단차 부위에 잔류되는 배리어막 잔류물로 인해 인접 배선간에 브릿지가 발생되었음을 확인할 수 있다.
그러나, 도 5에 나타난 바와 같이 2차 CMP 공정 이후 배선에 발생된 디싱이 제거되었으며 오히려 층간절연막보다 낮아졌음을 확인할 수 있다. 또한, 배리어막 잔류물이 제거되어 인접 배선간에 브릿지가 발생되지 않았음을 확인할 수 있다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술의 문제점을 나타낸 사진.
도 2는 종래의 문제점 발생 원인을 분석한 결과를 나타낸 그래프.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 나타낸 공정 단면도.
도 4는 도 3c 공정에서 소자 단면을 나타낸 사진.
도 5는 도 3d 공정에서 소자 단면을 나타낸 사진.
〈도면의 주요 부분에 대한 부호의 설명〉
30 : 기판
31 : 층간절연막
32 : 트랜치
33 : 배리어막
34A : 배선

Claims (9)

  1. 기판상에 트랜치를 갖는 층간절연막을 형성하는 단계;
    상기 트랜치를 포함한 전면에 배리어막을 개재하여 도전막을 형성하는 단계;
    상기 층간절연막이 노출되도록 상기 도전막 및 상기 배리어막을 1차 CMP하여 상기 트렌치내에 고립되는 배선을 형성하는 단계;
    상기 1차 CMP시 상기 배선에 발생된 디싱 및 상기 디싱으로 인한 단차 부위에 잔류된 상기 배리어막이 제거되도록 상기 배리어막 및 상기 층간절연막을 2차 CMP하는 단계
    를 포함하는 반도체 소자의 배선 형성방법.
  2. 제 1항에 있어서,
    상기 1차 CMP는, 상기 도전막 대 상기 층간절연막의 선택비가 50 : 1 내지 100 : 1인 슬러리를 사용하여 진행하는 반도체 소자의 배선 형성방법.
  3. 제 2항에 있어서,
    상기 슬러리에 3 내지 5%의 과수를 첨가하는 반도체 소자의 배선 형성방법.
  4. 제 1항에 있어서,
    상기 1차 CMP는, 상기 층간절연막이 노출되는 시점까지 진행하는 메인 CMP 공정과,
    상기 메인 CMP 공정 이후에 일정 시간 동안 추가로 진행하는 오버 CMP 공정을 포함하는 반도체 소자의 배선 형성방법.
  5. 제 4항에 있어서,
    상기 오버 CMP 공정을, 3 내지 10초간 진행하는 반도체 소자의 배선 형성방법.
  6. 제 1항에 있어서,
    상기 2차 CMP는, 상기 도전막 대 상기 층간절연막의 선택비가 1:3 내지 7인 슬러리를 사용하여 진행하는 반도체 소자의 배선 형성방법.
  7. 제 6항에 있어서,
    상기 슬러리에 0.4 내지 0.6%의 과수를 첨가하는 반도체 소자의 배선 형성방 법.
  8. 제 1항에 있어서,
    상기 도전막을 텅스텐막으로 형성하는 반도체 소자의 배선 형성방법.
  9. 제 1항에 있어서,
    상기 배리어막을 티타늄막, 질화 티타늄막, 탄탈막 혹은 질화 탄탈막의 단일막 또는 적층막으로 형성하는 반도체 소자의 배선 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9865581B2 (en) 2014-11-13 2018-01-09 Samsung Electronics Co., Ltd. Method of fabricating multi-substrate semiconductor devices
KR20210145711A (ko) * 2015-04-14 2021-12-02 삼성전자주식회사 반도체 장치 및 그 제조 방법

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