JP3962332B2 - 銅内の金属絶縁体金属コンデンサ - Google Patents

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Description

本発明の分野は、銅相互接続を有する集積回路である。
背景分野
集積回路のメタライゼーションを形成する過程で、平行板コンデンサを構成することが時として必要である。アルミニウム相互接続の分野では、そのようなプロセスが十分に開発されている。
しかし、銅相互接続の分野では、適切なプロセスの開発は、予想外に困難であることが判明している。
銅金属表面で生じ得るヒロックおよびガウジ（gouge）は、活性誘電体またはコンデンサ・プレートの薄層化および不連続をもたらす場合があり、早期の摩耗および破損の可能性をもたらす。
本発明は、銅の層を含まず、コンデンサ性質の領域で下側銅相互接続の上に延在しない下側プレートを有する平行板コンデンサに関する。
本発明の任意選択の特徴は、より高い抵抗率を有する材料の上部ライナによってカバーされた、アルミニウムなどより低い抵抗率の材料を有する合成下側プレートである。
本発明の別の特徴は、銅を含まず、底部プレートよりも全ての側で小さいコンデンサ上部プレートを提供することである。
本発明の別の特徴は、コンデンサと同じレベルにある誘電体部分で少なくとも高い材料品質を有する、コンデンサを取り巻く層間誘電体を堆積することである。
本発明の別の特徴は、コンタクトを形成するために、層間誘電体のエッチング中により低いエッチング・レートを提供する材料によってコンデンサ積層をカバーすることである。この材料の厚さは、上部プレートと底部プレートに関して異なる可能性がある。
本発明の別の特徴は、コンデンサ・プレートにコンタクト・アパーチャを開くための複数ステップのプロセスであって、第１のステップは、上部プレートおよび底部相互接続の上のキャップ層を部分的にのみエッチングし、それと同時に底部プレートの上方でキャップを完全にエッチングし、その後、キャップ層の残余部分をエッチングするプロセスである。
別の特徴は、下のＣｕメタライゼーションの上にあるハード誘電体キャップと、コンデンサの底部プレートとの間に配置された誘電体（すなわちＩＬＤ材料）の層である。この層は、底部プレートの形成中に下のレベルのハード誘電体キャップおよびＣｕを保護する。
ここで図１を参照すると、集積回路の一部が断面図で示されている。この図の下部で、参照番号５で示された領域が、シリコン基板と、トランジスタと、下側レベル相互接続とを概略的に表す。用語「下側レベル相互接続」は、簡単に、ポリ相互接続、およびコンデンサの底部までの全ての他のレベルを表すために使用する。図中の金属（銅）部材２０も含める。
初期コンデンサ積層は、第１の（窒化物Ｓｉ３Ｎ４）キャップ層１０２（有利には通常のメタライゼーションの一部）と、犠牲（酸化物ＳｉＯ２）層１０４と、底部プレート層１１０と、コンデンサ誘電体層１２０と、上部プレート層１３０と、第２のキャップ層１３２とを含む。例として、（ライン・レベルの最小寸法を表す）０．２８μｍグランド・ルール・プロセスで、第１のキャップ層１０２は５０ｎｍの窒化物であり、酸化物１０４は５０ｎｍの高品質酸化物であり、底部プレート１１０は、３５ｎｍのＡｌ、５ｎｍのＴｉ、および５０ｎｍのＴｉＮを備え、誘電体１２０は５０ｎｍの高品質酸化物であり、上部プレート１３０は５０ｎｍのＴｉＮであり、第２のキャップ層１３２は４０ｎｍの窒化物である。コンデンサ積層は、異なる材料または異なる層の厚さあるいはその両方で積層することもできる。
コンデンサは、下側レベル相互接続部材２０間の領域に形成される。銅は研磨が困難であることが当技術分野で知られているが、意外なことに、銅の表面の不規則性がアルミニウム上面の不規則性と同等であるときでさえ（５０〜７５ｎｍ）、これらの不規則性が早期の信頼性不良をもたらす場合があることが見出されている。
したがって、（図２の矢印１５２によって示される）コンデンサ自体の部分を、コンデンサの底部プレートの下方約０．３μｍ未満のところにある銅下側レベル相互接続の上方に配置することはできない。図１の参照番号７は、この最小許容垂直距離を表す。当業者は普通、少なくとも底部プレートのコンタクト部分を下側部材のすぐ上方に配置し、好ましくは銅のプレートを作成することを考える。
例として、本発明は、銅相互接続のライナ材料からなるプレートを採用する。例として、ライナ材料はＴｉＮであり、しかし、プロセス全体のサーマル・バジェット、金属汚染基準などに見合う任意の他の適合するライナ材料を使用することができる。
図２に、第１のエッチング・ステップおよび堆積の結果が例示されている。矢印１５２で示される領域が第１のエッチング（Ｃｌ２／ＢＣｌ３化学作用）の後に残り、第１のエッチングは、コンデンサ上面を画定し、コンデンサ誘電体１２０の上で止まっている。この領域はコンデンサ領域（正方形ではなく長方形の場合がある）と呼ばれ、実際のコンデンサを画定する領域である。４０ｎｍの窒化物の第２の堆積が行われ、これは、キャップ層１３４をコンデンサ領域の外側に残し、層１３２’をコンデンサ上部プレート１５２の上に残す。層１３２’の厚さを大きくする意義は以下で説明する。
図３は、層１０４、１１０、１２０、および１３４の全てがＢＣｌ３／Ｃｌ２化学作用でエッチングされた、底部プレート・エッチングの結果を例示する。エッチングは、層１０４で止まるように設計され、層１０４は、窒化物層１０２よりも実質的にゆっくりとエッチングされる。
矢印１５４によって示される距離は、コンデンサが上のレベルへの電気接続を有する場合の、底部プレートの垂直縁部と導体（下側相互接続部材２０）との最小許容水平距離を表す。この距離は、コンデンサ最小接近距離と呼ばれる。上部プレート・エッチングによる誘電体１２０のプラズマ損傷によって生じる、上部プレート１５２から底部プレート１１０への漏れ経路が存在する可能性がある。
矢印１５５によって示される距離は、上部プレートの垂直縁部と、底部プレートの対応する縁部との最小許容距離を表す。この距離は、漏れ最小接近距離と呼ばれる。この距離は、プレート間の漏れの制御に必要であり、好ましい実施形態では１．０μｍである。底部プレートの大きさは、１つまたは複数の側で（漏れ最小接近距離よりも大きく）増大される場合があり、底部プレートへのコンタクト用の領域に対処する。
図４は、コンデンサ・プレートの組の周りに層間誘電体１４０（酸化物）を堆積した結果を例示する。参照番号１４６によって示され、例として３００ｎｍである層間誘電体１４０の下側部分は、漏れ経路を形成する可能性がある空隙をなくすように堆積される（例として、より低速度で堆積される）。空隙という用語は、酸化物の通常の有孔性と見分けるために、２０ｎｍ以上の開口を表すものとして使用する。Ｃｕデュアル・ダマシン処理を再開することができるように、ＣＭＰなどの平坦化プロセスが適用されて、生成されたトポグラフィを取り除く。
図５は、一組の金属ライン１４１を酸化物１４０にエッチングした結果を例示する。図示した例では、デュアルダマシン・スキームで相互接続が使用される。これは本質的なことではなく、他の手法を使用することもできる。
図６は、右にある、酸化物１２０の上で止まるバイア１４２と、窒化物層の途中で止まるバイア１４４および１４６とをエッチングした結果を例示する。層１３２’と１０２は共に、下にある層までエッチングが進むの防止するために妥当な余裕（ｍａｒｇｉｎ）を与えるのに十分な厚さにすべきである。この部分エッチングの目的は、次のステップで使用される酸化物エッチャント、および後続のレジスト・ストリップ・プロセスから銅２０を保護することである。
参照番号１５６を付された距離は、上部プレートと最近接電極との最小の許容できる接近を表し、例として０．５６μｍである。問題となる漏れ経路は、プラズマ・エッチングによって損傷された、上部プレート１３０の右下隅から誘電体１２０を介するものである。
図７は、アパーチャ１４４および１４６内の残りの窒化物をストリップ除去し、アパーチャ１４６内で銅を露出し、アパーチャ１４４および１４２内でＴｉＮを露出した結果を示す。バイア・エッチング・プロセスは、どのような場合にも、バイアの底部にある全てのＴｉＮが除去されることがないようにしなければならない。
任意選択で、図６および７に示されるステップを組み合わせて、窒化物層１３２’および１０２を完全にエッチングして上部プレートおよび底部プレートで止まる、ＣＨＦ３／Ｏ２を使用するシングル・エッチング・ステップにすることができる。このプロセスでは、窒化物１３４、１３２’の残りをストリップ除去するステップまでは銅が露出されないことに留意されたい。
図８は、従来のＴｉＮライナ１６２、および銅コンデンサ相互接続部材１６０および１６５を堆積した結果を例示する。
図の左で、下側レベル相互接続部材２０と上側レベル（およびコンデンサ）相互接続部材１６５との接続は、銅技術における従来のものである。
この結果、コンデンサ・プレートへのコンタクトは、下からではなく上からであり、どちらの場合にも、コンタクトがＴｉＮの層とＴａＮ／Ｔａの層の間になる。ＴｉＮへの貫入の量は製造公差に依存する。良好なコンタクトが作成される限り、特定の値を必要としない。
コンデンサ底部プレートは、充電および放電に対する抵抗を低減するように合成構造になっている。上部ＴｉＮは、約５５Ω／平方の抵抗率を有し、これは、いくつかの目的では大きすぎるＲＣ時定数を提供する。Ａｌは、約２Ω／平方の抵抗率を有し、したがって、障壁層としてＴｉＮ層と共に導電性を提供するようにＡｌ層を使用することが魅力的な場合がある。任意選択で、約４０Ω／平方の抵抗率を有するより厚いＴｉＮ底部プレート（Ａｌを有さない）を使用することもできる。チップ設計者は、特定の回路のために余分な経費が必要かどうかについて判断しなければならない。
任意選択で、平坦性を維持するのが難しいほど構造が高い場合、層間誘電体に凹部をエッチングすることができ、凹部内に底部プレートが形成される。
さらに、コンデンサが最高レベルの相互接続をしており、それにより絶縁体１４０を平坦化する必要がない場合がある。また、アルミニウムなど異なる材料を使用して、コンデンサと接触することができる。アルミニウムは、外部チップ端子と接触する材料としてしばしば使用される。
例示の目的でのみ寸法を列挙してきた。当業者は、与えられた例を各自の要件に容易に適合させることができよう。例えば、漏れを制御するための最小の距離は、関連する経路に沿った材料の抵抗と、特定の回路内で許容される漏れの量との両方に依存する。
本発明を、ただ１つの好ましい実施形態に関して説明してきたが、本発明を、頭記の特許請求の範囲の精神および範囲内で様々な形態で実施することができることを当業者は理解されよう。
本発明によるコンデンサを含む集積回路の領域の断面図である。 プロセス中の後の段階での同じ領域を示す図である。 プロセス中の後の段階での同じ領域を示す図である。 プロセス中の後の段階での同じ領域を示す図である。 プロセス中の後の段階での同じ領域を示す図である。 プロセス中の後の段階での同じ領域を示す図である。 プロセス中の後の段階での同じ領域を示す図である。 プロセス中の後の段階での同じ領域を示す図である。

Claims (5)

  1. 銅相互接続を採用して集積回路内に平行板コンデンサを作成する方法であって、
    一組の上部下側レベル相互接続を含む前記集積回路のデバイスおよび下側レベル相互接続を形成するステップであって、デバイスおよび下側レベル相互接続のいくつかが銅から形成されているステップと、
    第１のキャップ厚さを有する第１のキャップ層と、前記第１のキャップ層の上に堆積された導電底部プレート層と、前記導電底部プレート層の上に堆積されたコンデンサ誘電体層と、前記コンデンサ誘電体層の上に堆積された導電上部プレート層と、前記導電上部プレート層の上に堆積された第２のキャップ厚さを有する第２のキャップ層とを備える初期コンデンサ積層を形成するステップと、
    前記第２のキャップ層および前記上部プレート層をエッチングして、前記コンデンサ誘電体層の上で止め、前記第２のキャップ層によってカバーされたコンデンサ上部プレートを形成するステップであって、前記コンデンサ上部プレートが、少なくとも最小オフセット距離だけ上部下側レベル相互接続の前記組の最近接の１つからオフセットされたコンデンサ領域内に含まれているステップと、
    第３のキャップ厚さを有する第３のキャップ層を形成するステップであって、前記コンデンサ誘電体層の露出部分が、前記第３のキャップ層によってカバーされ、前記導電上部プレートが、前記第２および第３のキャップ厚さの合計に実質的に等しい上部プレート・キャップ厚さを有する上部プレート・キャップ層によってカバーされるステップと、
    前記第３のキャップ層と、前記コンデンサ誘電体層と、前記底部プレート層とをエッチングし、それにより、前記コンデンサ領域をカバーして、全ての側で前記コンデンサ上部プレートを越えて延在するコンデンサ底部プレートを形成し、それにより前記コンデンサ底部プレートの全ての縁部が、少なくとも上部プレート・オフセット距離だけ前記コンデンサ上部プレートの対応する縁部から横方向にオフセットされるステップと、
    層間誘電体の層を堆積するステップと、
    前記層間誘電体に、前記第１および第３のキャップ層で止まる一組のバイア・アパーチャを形成するステップと、
    前記底部プレートの上方、かつ前記上部プレートの外側で、底部プレート・コンタクト領域内の前記第３のキャップ層全てを除去し、上部プレート・コンタクト領域内で、前記上部プレートの上の前記第３のキャップ層の一部分のみを除去し、前記上部プレート・コンタクト領域内に前記第３のキャップ層の残余厚さを残すステップと、
    前記底部プレート・コンタクト領域内で前記コンデンサ誘電体を除去するステップと、
    前記上部プレート・コンタクト領域内で前記第３のキャップ層の前記残余厚さ全てを除去するステップと、
    前記上部プレート・コンタクト領域および前記底部プレート・コンタクト領域内で、一組の上側レベル相互接続のコンデンサ相互接続部材を形成するステップと
    を含む方法。
  2. 前記底部プレート層が、下側高導電性層と上側導電障壁層とを備える合成層であり、前記底部プレート・コンタクト領域内の前記コンデンサ誘電体を除去する前記ステップが、前記上側導電障壁層のみに貫入する請求項１に記載の方法。
  3. ライナ材料が、前記上部プレート・コンタクト領域および前記底部プレート・コンタクト領域内に堆積され、
    銅の層が、前記ライナ材料の上に堆積され、上側レベル相互接続の前記組を形成するようにパターン形成されている
    請求項１に記載の方法。
  4. 前記層間誘電体に一組のバイア・アパーチャを形成するステップが、上側レベル相互接続の前記組のためのバイア・アパーチャを同時に形成するステップを含み、
    前記上部プレートの上方で前記第３のキャップ層の一部のみを除去する前記ステップが、上側レベル相互接続の前記組のための前記バイア・アパーチャ内で、前記第３のキャップ層の一部分のみを同時に除去するステップを含み、
    前記上部プレート・コンタクト領域内で前記第３のキャップ層の前記残余厚さ全てを除去する前記ステップが、上側レベル相互接続の前記組のための前記バイア・アパーチャ内で、前記第３のキャップ層の前記残余厚さ全てを同時に除去するステップを含み、
    前記上部プレート・コンタクト領域および前記底部プレート・コンタクト領域内で一組の上側レベル相互接続のコンデンサ相互接続部材を形成する前記ステップが、上側レベル相互接続の前記組のためのコンデンサ相互接続部材を同時に形成するステップを含む
    請求項１に記載の方法。
  5. 前記コンデンサ相互接続部材がアルミニウムである請求項１に記載の方法。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10236890A1 (de) * 2002-08-12 2004-03-04 Infineon Technologies Ag Integrierte Schaltungsanordnungen, insbesondere Kondensatoranordnungen, und zugehörige Herstellungsverfahren
US6833300B2 (en) * 2003-01-24 2004-12-21 Texas Instruments Incorporated Method of forming integrated circuit contacts
US7355880B1 (en) * 2003-04-16 2008-04-08 Cypress Semiconductor Corporation Soft error resistant memory cell and method of manufacture
US7291897B2 (en) * 2003-10-30 2007-11-06 Texas Instruments Incorporated One mask high density capacitor for integrated circuits
US7282404B2 (en) 2004-06-01 2007-10-16 International Business Machines Corporation Inexpensive method of fabricating a higher performance capacitance density MIMcap integrable into a copper interconnect scheme
US7301752B2 (en) * 2004-06-04 2007-11-27 International Business Machines Corporation Formation of metal-insulator-metal capacitor simultaneously with aluminum metal wiring level using a hardmask
FR2879815A1 (fr) 2004-12-16 2006-06-23 St Microelectronics Sa Fabrication d'un condensateur par depot metallique dans une couche de dielectrique d'interconnexion de circuit integre
JP2006190889A (ja) * 2005-01-07 2006-07-20 Fujitsu Ltd 半導体装置とその製造方法
FR2884645B1 (fr) * 2005-04-19 2007-08-10 St Microelectronics Sa Procede de realisation d'un circuit integre comprenant un condensateur
FR2884646B1 (fr) * 2005-04-19 2007-09-14 St Microelectronics Sa Procede de fabrication d'un circuit integre comprenant un condensateur tridimensionnel
US20070080455A1 (en) * 2005-10-11 2007-04-12 International Business Machines Corporation Semiconductors and methods of making
US7483258B2 (en) * 2005-12-13 2009-01-27 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor in a copper damascene interconnect
US7863183B2 (en) * 2006-01-18 2011-01-04 International Business Machines Corporation Method for fabricating last level copper-to-C4 connection with interfacial cap structure
US7964470B2 (en) * 2006-03-01 2011-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Flexible processing method for metal-insulator-metal capacitor formation
US20080174015A1 (en) * 2007-01-23 2008-07-24 Russell Thomas Herrin Removal of etching process residual in semiconductor fabrication
JP2009141237A (ja) * 2007-12-10 2009-06-25 Panasonic Corp 半導体装置及びその製造方法
JP5446120B2 (ja) * 2008-04-23 2014-03-19 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
US8878338B2 (en) 2012-05-31 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor for interposers and methods of manufacture thereof
US9368392B2 (en) 2014-04-10 2016-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9391016B2 (en) * 2014-04-10 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9219110B2 (en) 2014-04-10 2015-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9425061B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Buffer cap layer to improve MIM structure performance

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69333864T2 (de) * 1992-06-12 2006-06-29 Matsushita Electric Industrial Co., Ltd., Kadoma Herstellungsverfahren für Halbleiterbauelement mit Kondensator
EP0738013B1 (en) * 1993-08-05 2003-10-15 Matsushita Electric Industrial Co., Ltd. Manufacturing method of semiconductor device having a high dielectric constant capacitor
US6404003B1 (en) * 1999-07-28 2002-06-11 Symetrix Corporation Thin film capacitors on silicon germanium substrate
JP3045928B2 (ja) * 1994-06-28 2000-05-29 松下電子工業株式会社 半導体装置およびその製造方法
JP2616569B2 (ja) * 1994-09-29 1997-06-04 日本電気株式会社 半導体集積回路装置の製造方法
CN1075243C (zh) * 1994-12-28 2001-11-21 松下电器产业株式会社 集成电路用电容元件及其制造方法
JP3326088B2 (ja) * 1996-03-14 2002-09-17 株式会社東芝 半導体装置およびその製造方法
US5926359A (en) * 1996-04-01 1999-07-20 International Business Machines Corporation Metal-insulator-metal capacitor
KR100200704B1 (ko) * 1996-06-07 1999-06-15 윤종용 강유전체 메모리 장치 및 그 제조 방법
EP0893832A3 (en) * 1997-07-24 1999-11-03 Matsushita Electronics Corporation Semiconductor device including a capacitor device and method for fabricating the same
US6236101B1 (en) * 1997-11-05 2001-05-22 Texas Instruments Incorporated Metallization outside protective overcoat for improved capacitors and inductors
US6225156B1 (en) * 1998-04-17 2001-05-01 Symetrix Corporation Ferroelectric integrated circuit having low sensitivity to hydrogen exposure and method for fabricating same
JP2000174213A (ja) * 1998-12-10 2000-06-23 Fujitsu Ltd 半導体装置及びその製造方法
US6180976B1 (en) * 1999-02-02 2001-01-30 Conexant Systems, Inc. Thin-film capacitors and methods for forming the same
JP3298553B2 (ja) * 1999-04-19 2002-07-02 日本電気株式会社 半導体装置の蓄積容量部の形成方法
KR100333669B1 (ko) * 1999-06-28 2002-04-24 박종섭 레드니오비움지르코니움타이타니트 용액 형성 방법 및 그를 이용한 강유전체 캐패시터 제조 방법
JP2001177057A (ja) * 1999-12-17 2001-06-29 Tokyo Electron Ltd アナログ回路用キャパシタ及びその製造方法
JP3505465B2 (ja) * 2000-03-28 2004-03-08 株式会社東芝 半導体装置及びその製造方法

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