JP5446120B2 - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置 Download PDFInfo
- Publication number
- JP5446120B2 JP5446120B2 JP2008112206A JP2008112206A JP5446120B2 JP 5446120 B2 JP5446120 B2 JP 5446120B2 JP 2008112206 A JP2008112206 A JP 2008112206A JP 2008112206 A JP2008112206 A JP 2008112206A JP 5446120 B2 JP5446120 B2 JP 5446120B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- upper electrode
- dielectric
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
第1参考例において、図1から図2までの図は、Metal−Insulator−Metal容量素子(MIM容量素子)20aを有する半導体装置50aの構造及び半導体装置50aの製造方法を詳細に説明するものである。
第1実施例において、図3から図5までの図は、MIM容量素子20bを有する半導体装置50bの構造及び半導体装置50bの製造方法を詳細に説明するものである。なお、第1実施例において、第1参考例で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
第2参考例において、図7から図8までの図は、MIM容量素子20cを有する半導体装置50cの構造及び半導体装置50cの製造方法を詳細に説明するものである。なお、第2参考例において、第1参考例及び第1実施例で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
(第2実施例)
第2実施例において、図9から図11までの図は、MIM容量素子20dを有する半導体装置50dの構造及び半導体装置50dの製造方法を詳細に説明するものである。なお、第2実施例において、第1実施例、第2実施例及び第1参考例で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
(付記1)
第1絶縁膜上に配線層を形成する工程と、
前記第1絶縁膜の上方に第2絶縁膜を形成する工程と、
下部電極と上部電極間に誘電体膜を有し、該上部電極に対して該下部電極及び該誘電体膜が延在する容量素子の該下部電極を前記第2絶縁膜上に形成する工程と、
前記上部電極上及び前記誘電体膜上に第1膜を形成する工程と、
前記第2絶縁膜上及び前記第1膜上に、前記第2絶縁膜及び前記第1膜よりもエッチング耐性が低い第3絶縁膜を形成する工程と、
前記第3絶縁膜をエッチングして、前記配線層上の前記第2絶縁膜を露出する第1開口部、前記上部電極上の前記第1膜を露出する第2開口部、及び前記誘電体膜上の前記第1膜を露出する第3開口部を形成する工程と、
前記第1開口部の下方にある前記配線層、前記第2開口部の下方にある前記上部電極、及び前記第3開口部の下方にある前記下部電極が露出するようにエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。
(付記2)
前記第2絶縁膜、前記第1膜、及び前記誘電体膜は、前記第3絶縁膜をエッチングする条件において前記第3絶縁膜に対するエッチングレートが0.1倍以下となる絶縁膜から形成されていることを特徴とする付記1に記載の半導体装置の製造方法。
(付記3)
前記容量素子を形成する工程の後に、第2膜を前記上部電極上に形成する工程を更に有することを特徴とする付記2に記載の半導体装置の製造方法。
(付記4)
前記第1膜を、前記上部電極の側面上及び前記第2膜の側面上に形成する工程を更に有することを特徴とする付記1乃至付記3のいずれか1項に記載の半導体装置の製造方法。
(付記5)
前記誘電体膜、前記第1膜及び前記第2膜は、同じ材料で形成する工程を更に有することを特徴とする付記1乃至付記4のいずれか1項に記載の半導体装置の製造方法。
(付記6)
第1絶縁膜及び前記第1絶縁膜上に形成された配線層と、
前記第1絶縁膜の上方に形成された第2絶縁膜と、
下部電極と上部電極間に誘電体膜を有し、該上部電極に対して該下部電極及び該誘電体膜が延在し、且つ該下部電極が前記第2絶縁膜上に形成された容量素子と、
前記上部電極上及び前記下部電極上に形成された第1膜と、
前記第2絶縁膜上及び前記第1膜上に形成され、前記第1膜よりもエッチング耐性が低い第3絶縁膜と、
前記配線層に接続する第1コンタクトビアと、
前記上部電極に接続する第2コンタクトビアと、
前記下部電極に接続する第3コンタクトビアと、
を備えることを特徴とする半導体装置。
(付記7)
前記第2絶縁膜、前記第1膜、及び前記誘電体膜は、前記第3絶縁膜をエッチングする条件において前記第3絶縁膜に対するエッチングレートが0.1倍以下となる絶縁膜から形成されていることを特徴とする付記6に記載の半導体装置。
(付記8)
前記第1膜は、前記上部電極の側面上に形成されていることを特徴とする付記6又は付記6に記載の半導体装置。
(付記9)
前記第1膜は、シリコン窒化膜、シリコン炭化膜、又はシリコン炭窒化膜の少なくともいずれか1つから形成されていることを特徴とする付記6乃至付記8のいずれか1項に記載の半導体装置。
(付記10)
前記誘電体膜及び前記第1膜は、シリコン窒化膜、シリコン炭化膜、又はシリコン炭窒化膜の少なくともいずれか1つから形成されていることを特徴とする付記6に記載の半導体装置。
(付記11)
前記第1膜は、前記上部電極の側面上に形成されていることを特徴とする付記6乃至付記10のいずれか1項に記載の半導体装置。
(付記12)
第1絶縁膜及び前記第1絶縁膜上に形成された配線層と、
前記第1絶縁膜の上方に形成された第2絶縁膜と、
下部電極と上部電極間に誘電体膜を有し、該上部電極に対して該下部電極及び該誘電体膜が延在し、且つ該下部電極が前記第2絶縁膜上に形成された容量素子と、
前記上部電極上に形成された第1膜と、
前記第1膜上及び前記下部電極上に形成された第2膜と、
前記第2絶縁膜上及び前記第2膜上に形成され、前記第1膜及び前記第2膜よりもエッチング耐性が低い第3絶縁膜と、
前記配線層に接続する第1コンタクトビアと、
前記上部電極に接続する第2コンタクトビアと、
前記下部電極に接続する第3コンタクトビアと、
を備えることを特徴とする半導体装置。
(付記13)
前記誘電体膜、前記第1膜及び前記第2膜は、前記第3絶縁膜をエッチングする条件において前記第3絶縁膜に対してエッチングレートが0.1倍以下となる絶縁膜からなることを特徴とする付記12に記載の半導体装置。
(付記14)
前記誘電体膜は、シリコン酸化膜と同等かそれ以上の比誘電率をもつ絶縁膜から形成されていることを特徴とする付記12又は付記13に記載の半導体装置。
(付記15)
前記誘電体膜は、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜、シリコン酸窒化膜、ハフニウムを含む絶縁膜、ジルコンを含む絶縁膜、ランタンを含む絶縁膜、セリウムを含む絶縁膜、チタンを含む絶縁膜、タンタルを含む絶縁膜、アルミニウムを含む絶縁膜、イットリウムを含む絶縁膜、ストロンチウムを含む絶縁膜、ニオブを含む絶縁膜のうち少なくともいずれか一つからなることを特徴とする付記12乃至付記14のいずれか1項に記載の半導体装置。
(付記16)
前記第2絶縁膜は、前記第3絶縁膜をエッチングする条件において前記第3絶縁膜に対するエッチングレートが0.1倍以下となる絶縁膜から形成されていることを特徴とする付記12乃至付記15のいずれか1項に記載の半導体装置。
(付記17)
前記誘電体膜、前記第1膜及び前記第2膜は、同じ材料から形成されていることを特徴とする付記12乃至付記16のいずれか1項に記載の半導体装置。
(付記18)
前記第1膜及び第2膜は、シリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜の少なくともいずれか一つから形成されていることを特徴とする付記12乃至付記17のいずれか1項に記載の半導体装置。
(付記19)
前記誘電体膜、前記第1膜及び前記第2膜は、シリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜の少なくともいずれか一つから形成されていることを特徴とする付記12乃至付記18のいずれか1項に記載の半導体装置。
(付記20)
前記第1膜は、前記上部電極の側面上及び前記第2膜の側面上に形成されていることを特徴とする付記12乃至付記19のいずれかに記載の半導体装置。
2 配線層
3 拡散防止膜
4 SiO2膜
5a 第1導電体膜
5b 下部電極
6a 誘電体膜
6b 誘電体膜
6c 誘電体膜(エッチングによる誘電体膜の損傷あり)(第1実施例)
6d 誘電体膜(エッチングによる誘電体膜の損傷あり)(第1実施例)
7a 第2導電体膜
7b 上部電極
8a 第1エッチングストッパ膜
8b 第1エッチングストッパ膜
8c 第1エッチングストッパ膜(第1実施例)
8d 第1エッチングストッパ膜(第1実施例)
8e 第1エッチングストッパ膜(第2参考例)
8f 第1エッチングストッパ膜(第2参考例)
8g 第1エッチングストッパ膜(第2実施例)
8h 第1エッチングストッパ膜(第2実施例)
9 層間絶縁膜
10a、10b、10c ビア孔
11a、11b、11c ビア孔
12a、12b、12c ビア配線
13a 第2エッチングストッパ膜(第2参考例)(第2実施例)
13b 第2エッチングストッパ膜(第2参考例)(第2実施例)
20a MIM容量素子(第1参考例)
20b MIM容量素子(第1実施例)
20c MIM容量素子(第2参考例)
20d MIM容量素子(第2実施例)
30 基板部
50a 半導体装置(第1参考例)
50b 半導体装置(第1実施例)
50c 半導体装置(第2参考例)
50d 半導体装置(第2実施例)
Claims (10)
- 第1絶縁膜に配線層を形成する工程と、
前記第1絶縁膜の上方に第2絶縁膜を形成する工程と、
前記第2絶縁膜上に第1導電体膜を形成する工程と、
前記第1導電体膜上に誘電体材料膜を形成する工程と、
前記誘電体材料膜上に第2導電体膜を形成する工程と、
前記第2導電体膜をエッチングして上部電極を形成して前記誘電体材料膜の一部を露出する工程と、
前記上部電極上及び前記誘電体材料膜の前記一部上に、前記上部電極の下面の一部に接触する第1膜を形成する工程と、
前記第1膜を形成する工程の後、前記第1膜及び前記誘電体材料膜、前記第1導電体膜をパターニングして、平面視で内側に前記上部電極が配置される誘電体膜及び下部電極を形成しつつ、前記誘電体膜上及び前記上部電極上に前記第1膜の一部を残す工程と、
前記誘電体膜及び前記下部電極を形成する工程の後、前記第2絶縁膜上及び前記第1膜上に、前記第2絶縁膜及び前記第1膜よりもエッチング耐性が低い第3絶縁膜を形成する工程と、
前記第3絶縁膜をエッチングして、前記配線層上の前記第2絶縁膜を露出する第1開口部、前記上部電極上の前記第1膜を露出する第2開口部、及び前記誘電体膜上の前記第1膜を露出する第3開口部を形成する工程と、
前記第1開口部の下方にある前記配線層、前記第2開口部の下方にある前記上部電極、及び前記第3開口部の下方にある前記下部電極が露出するようにエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第2絶縁膜、前記第1膜、及び前記誘電体膜は、前記第3絶縁膜をエッチングする条件において前記第3絶縁膜に対するエッチングレートが0.1倍以下となる絶縁膜から形成されていることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第2導電体膜を形成する工程の後であって前記上部電極を形成する工程の前に、第2膜を前記第2導電体膜上に形成する工程を更に有することを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記第1膜を、前記上部電極の側面上及び前記第2膜の側面上に形成する工程を更に有することを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記誘電体膜、前記第1膜及び前記第2膜は、同じ材料で形成する工程を更に有することを特徴とする請求項3又は請求項4に記載の半導体装置の製造方法。
- 第1絶縁膜及び前記第1絶縁膜に形成された配線層と、
前記第1絶縁膜の上方に形成された第2絶縁膜と、
前記第2絶縁膜上に形成された下部電極と、
前記下部電極上に形成された誘電体膜と、
平面視で前記下部電極及び前記誘電体膜の内側に位置し、前記誘電体膜上に形成された上部電極と、
前記上部電極上及び前記誘電体膜上に形成され、前記上部電極の下面の一部と接触する第1膜と、
前記第2絶縁膜上及び前記第1膜上に形成され、前記第1膜よりもエッチング耐性が低い第3絶縁膜と、
前記配線層に接続する第1コンタクトビアと、
前記上部電極に接続する第2コンタクトビアと、
前記下部電極に接続する第3コンタクトビアと、
を備えることを特徴とする半導体装置。 - 前記第2絶縁膜、前記第1膜、及び前記誘電体膜は、前記第3絶縁膜をエッチングする条件において前記第3絶縁膜に対するエッチングレートが0.1倍以下となる絶縁膜から形成されていることを特徴とする請求項6に記載の半導体装置。
- 前記第1膜は、前記上部電極の側面上に形成されていることを特徴とする請求項6又は請求項7に記載の半導体装置。
- 第1絶縁膜及び前記第1絶縁膜に形成された配線層と、
前記第1絶縁膜の上方に形成された第2絶縁膜と、
前記第2絶縁膜上に形成された下部電極と、
前記下部電極上に形成された誘電体膜と、
平面視で前記下部電極及び前記誘電体膜の内側に位置し、前記誘電体膜上に形成された上部電極と、
前記上部電極上に形成された第1膜と、
前記第1膜上及び前記誘電体膜上に形成され、前記上部電極の下面の一部と接触する第2膜と、
前記第2絶縁膜上及び前記第2膜上に形成され、前記第1膜及び前記第2膜よりもエッチング耐性が低い第3絶縁膜と、
前記配線層に接続する第1コンタクトビアと、
前記上部電極に接続する第2コンタクトビアと、
前記下部電極に接続する第3コンタクトビアと、
を備えることを特徴とする半導体装置。 - 前記誘電体膜、前記第1膜及び前記第2膜は、前記第3絶縁膜をエッチングする条件において前記第3絶縁膜に対してエッチングレートが0.1倍以下となる絶縁膜からなることを特徴とする請求項9に記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008112206A JP5446120B2 (ja) | 2008-04-23 | 2008-04-23 | 半導体装置の製造方法及び半導体装置 |
US12/424,123 US7955944B2 (en) | 2008-04-23 | 2009-04-15 | Method of manufacturing semiconductor device |
US13/097,505 US8294241B2 (en) | 2008-04-23 | 2011-04-29 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008112206A JP5446120B2 (ja) | 2008-04-23 | 2008-04-23 | 半導体装置の製造方法及び半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009266918A JP2009266918A (ja) | 2009-11-12 |
JP5446120B2 true JP5446120B2 (ja) | 2014-03-19 |
Family
ID=41214173
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008112206A Expired - Fee Related JP5446120B2 (ja) | 2008-04-23 | 2008-04-23 | 半導体装置の製造方法及び半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7955944B2 (ja) |
JP (1) | JP5446120B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5790226B2 (ja) * | 2011-07-15 | 2015-10-07 | 株式会社村田製作所 | 圧電薄膜素子の製造方法 |
KR101276258B1 (ko) * | 2011-11-21 | 2013-06-20 | 피에스케이 주식회사 | 반도체 제조 장치 및 반도체 제조 방법 |
JP6041607B2 (ja) | 2012-09-28 | 2016-12-14 | キヤノン株式会社 | 半導体装置の製造方法 |
JP6128787B2 (ja) | 2012-09-28 | 2017-05-17 | キヤノン株式会社 | 半導体装置 |
JP6096470B2 (ja) * | 2012-10-29 | 2017-03-15 | 東京エレクトロン株式会社 | プラズマ処理方法及びプラズマ処理装置 |
USD767605S1 (en) | 2013-03-15 | 2016-09-27 | Dexcom, Inc. | Display screen or portion thereof with a graphical user interface with icons |
US9666660B2 (en) * | 2013-08-16 | 2017-05-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structures including metal insulator metal capacitor |
US9502284B2 (en) * | 2013-12-31 | 2016-11-22 | Texas Instruments Incorporated | Metal thin film resistor and process |
US9304283B2 (en) * | 2014-05-22 | 2016-04-05 | Texas Instruments Incorporated | Bond-pad integration scheme for improved moisture barrier and electrical contact |
US10211278B2 (en) * | 2017-07-11 | 2019-02-19 | Texas Instruments Incorporated | Device and method for a thin film resistor using a via retardation layer |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000357773A (ja) | 1999-06-15 | 2000-12-26 | Asahi Kasei Microsystems Kk | 半導体装置の製造方法 |
JP3505465B2 (ja) * | 2000-03-28 | 2004-03-08 | 株式会社東芝 | 半導体装置及びその製造方法 |
US6750113B2 (en) * | 2001-01-17 | 2004-06-15 | International Business Machines Corporation | Metal-insulator-metal capacitor in copper |
US6881999B2 (en) * | 2002-03-21 | 2005-04-19 | Samsung Electronics Co., Ltd. | Semiconductor device with analog capacitor and method of fabricating the same |
JP4037711B2 (ja) * | 2002-07-26 | 2008-01-23 | 株式会社東芝 | 層間絶縁膜内に形成されたキャパシタを有する半導体装置 |
JP2004273920A (ja) * | 2003-03-11 | 2004-09-30 | Toshiba Corp | 半導体装置 |
JP2005079513A (ja) | 2003-09-03 | 2005-03-24 | Seiko Epson Corp | 半導体装置及びその製造方法 |
KR100588373B1 (ko) * | 2004-12-30 | 2006-06-12 | 매그나칩 반도체 유한회사 | 반도체 소자의 형성 방법 |
JP4977400B2 (ja) * | 2006-05-09 | 2012-07-18 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JP2008282903A (ja) * | 2007-05-09 | 2008-11-20 | Nec Electronics Corp | 半導体装置およびその製造方法 |
-
2008
- 2008-04-23 JP JP2008112206A patent/JP5446120B2/ja not_active Expired - Fee Related
-
2009
- 2009-04-15 US US12/424,123 patent/US7955944B2/en not_active Expired - Fee Related
-
2011
- 2011-04-29 US US13/097,505 patent/US8294241B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20110198724A1 (en) | 2011-08-18 |
US7955944B2 (en) | 2011-06-07 |
US20090267185A1 (en) | 2009-10-29 |
JP2009266918A (ja) | 2009-11-12 |
US8294241B2 (en) | 2012-10-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5446120B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
KR100614803B1 (ko) | 커패시터 제조 방법 | |
EP2202783B1 (en) | Capacitor and method for fabricating the same | |
US20060006441A1 (en) | Semiconductor device including a trench-type metal-insulator-metal (MIM) capacitor and method of fabricating the same | |
KR100539198B1 (ko) | 금속-절연체-금속 캐패시터 및 그 제조 방법 | |
US20060170020A1 (en) | Semiconductor memory device and method for fabricating the same | |
KR20040024443A (ko) | 캐패시터를 구비한 반도체 장치 | |
KR100533971B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
CN111009491B (zh) | 半导体装置及其制造方法 | |
JP4837943B2 (ja) | 半導体装置およびその製造方法 | |
JP4445446B2 (ja) | 半導体装置の製造方法 | |
US7745280B2 (en) | Metal-insulator-metal capacitor structure | |
US20120012910A1 (en) | Semiconductor device and method of manufacturing the same | |
JP5128851B2 (ja) | 半導体装置及びその製造方法 | |
US20070037347A1 (en) | Capacitor of semiconductor device and method of fabricating the same | |
JP2006148052A (ja) | 半導体素子の格納電極形成方法 | |
CN115020408A (zh) | 半导体结构及其形成方法 | |
KR20150109380A (ko) | 반도체 장치 및 그 제조 방법 | |
JP5396943B2 (ja) | 半導体装置及びその製造方法 | |
KR100861367B1 (ko) | 반도체 메모리소자의 캐패시터 형성방법 | |
KR100571240B1 (ko) | 스페이서가 형성된 비아홀 구조를 가지는 반도체 장치 | |
JP2008124405A (ja) | 半導体装置および半導体装置の製造方法 | |
KR100780614B1 (ko) | 반도체 소자 제조방법 | |
KR100641984B1 (ko) | 금속-절연체-금속 커패시터의 제조 방법 | |
KR100983945B1 (ko) | 반도체 소자 및 그의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20101101 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110105 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130128 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130305 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130423 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131203 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131216 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5446120 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |