KR100983945B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 절연막을 질화막과 질화막에 비하여 반사율이 낮은 불소 산화막으로 형성하여 누설 전류를 감소시키고 정전용량을 증가시키는 데 있다.
이를 위해 본 발명은 반도체 기판과, 반도체 기판의 상부에 형성된 하부 전극과, 하부 전극의 일측 상부에 복층으로 형성되며, 불소 산화막(Fluorinated-SiO2)을 포함하는 절연막과, 절연막의 상부에 형성된 상부 전극과, 하부전극 또는 상부 전극의 상부에 각각 형성된 배선 패턴 및 하부전극, 절연막 및 상부전극을 모두 덮고, 배선 패턴은 외부로 노출시키는 층간 절연막을 포함하는 반도체 소자 및 그의 제조 방법을 개시한다.
불소 산화막, 절연막, 정전용량, MIM

Description

반도체 소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND THE MANUFACTURING METHOD THEREOF}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 보다 자세하게는 절연막을 질화막과 질화막에 비하여 반사율이 낮은 불소 산화막으로 형성하여 누설 전류를 감소시키고 정전용량을 증가시킬 수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 집적회로의 용도가 다양해짐에 따라, 로직 회로 영역에 형성되는 반도체 소자의 캐패시터 역시 대용량을 요구하고 있다. 일반적으로 반도체 소자에 사용되는 대용량의 캐패시터가 PIP(Polysilicon- Insulator-Polysilicon) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극 및 하부전극과 절연체 박막계면에서 산화반응이 일어나 자연 산화막이 형성되어 정전용량의 크기가 줄어들게 되는 단점이 있다.
이를 해결하기 위하여 캐패시터의 구조를 MIM(Metal-Insulator-Metal)으로 변경되었는데, 상기 MIM형 캐패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 캐패시턴스가 없기 때문에 높은 Q값을 요구하는 고성능 반도체 소자에서 주로 이용되고 있다.
그리고 반도체 소자에서 MIM형 캐패시터의 절연막 공정은 플라즈마 인가 질화막(PE-SiN, Plasma Enhanced Silicon Nitride)을 사용하는데, 질화막의 두께와 정전용량은 반비례적 관계가 있기 때문에 정전용량을 증가시키려면 두께를 감소시켜야 하지만, 절연막의 두께가 감소될 경우에는 소자의 전기적인 특성이 저하될 수 있다. 그리고 MIM형 캐패시터는 플라즈마 인가 질화막(PE-SiN)으로 이루어진 절연막을 사용함으로써 반사율(RI, Reflective Index)의 제어가 어려워, 정전용량을 증가시킬수록 누설 전류의 차단이 저하될 수 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 질화막과 질화막에 비하여 반사율이 낮은 불소 산화막을 복층으로 적층하여 절연막을 형성하여 정전용량을 높일 수 있는 반도체 소자 및 그의 제조 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 질화막과 질화막에 비하여 반사율이 낮은 불소 산화막을 복층으로 적층하여 절연막을 형성하여, 누설전류와 문턱전압을 낮출 수 있는 반도체 소자 및 그의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 소자 및 그의 제조 방법은 반도체 기판과, 상기 반도체 기판의 상부에 형성된 하부 전극과, 상기 하부 전극의 일측 상부에 복층으로 형성되며, 불소 산화막(Fluorinated-SiO2)을 포함하는 절연막과, 상기 절연막의 상부에 형성된 상부 전극과, 상기 하부전극 또는 상기 상부 전극의 상부에 각각 형성된 배선 패턴 및 상기 하부전극, 상기 절연막 및 상기 상부전극을 모두 덮고, 상기 배선 패턴은 외부로 노출시키는 층간 절연막을 포함하여 이루어질 수 있다.
상기 절연막은 상기 하부전극의 상부와 상기 불소 산화막 사이에 형성된 질화막을 더 포함할 수 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 소자 및 그의 제조 방법은 상부에 하부 금속층이 형성된 반도체 기판을 준비하는 기판 준비 단계와, 상기 반도체 기판에 형성된 상기 하부 금속층을 모두 덮도록, 불소 산화막을 포함하는 절연막을 형성하는 절연막 형성 단계와, 상기 절연막의 상부를 모두 덮도록 상부 금속층을 형성하는 상부 금속층 형성단계와, 상기 상부 금속층, 상기 절연막 및 상기 하부 금속층을 순차적으로 패터닝하여 상부 전극과 하부 전극를 형성하는 동시에 상기 하부전극의 상부를 외부로 노출시키는 패터닝 단계와, 상기 상부 전극, 상기 절연막, 상기 하부전극 및 상기 반도체 기판을 모두 덮도록 층간 절연막을 형성하는 층간 절연막 형성 단계 및 상기 층간 절연막에 콘택 홀을 형성하여 상기 상부전극의 상부와 상기 하부전극의 상부를 일부 노출시키고, 상기 콘택 홀을 모두 채우도록 배선 패턴을 형성하는 배선 패턴 형성단계를 포함할 수 있다.
상기 절연막 형성단계는 상기 하부 금속층을 모두 덮도록 질화막을 형성하는 질화막 형성 단계 및 상기 질화막을 모두 덮도록 상기 불소 산화막을 형성하는 불소 산화막 형성단계를 포함할 수 있다.
상기 불소 산화막 형성 단계에서는 챔버의 내부에 불소 포함 가스를 주입하여 불소 분위기를 형성한 후에 TEOS를 이용하여 불소 산화막을 형성할 수 있다.
상술한 바와 같이, 본 발명에 의한 반도체 소자 및 그의 제조 방법은 질화막과 질화막에 비하여 반사율이 낮은 불소 산화막을 복층으로 적층하여 절연막을 형 성하여 정전용량을 높일 수 있게 된다.
또한 상기와 같이 하여 본 발명에 의한 반도체 소자 및 그의 제조 방법은 질화막과 질화막에 비하여 반사율이 낮은 불소 산화막을 복층으로 적층하여 절연막을 형성하여, 누설전류와 문턱전압을 낮출 수 있게 된다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 소자를 도시한 단면도가 도시되어 있다.
도 1에서 도시된 바와 같이 반도체 소자(100)는 반도체 기판(110), 하부 전극(120), 절연막(130), 상부 전극(140), 층간 절연막(150) 및 제1배선 패턴(161)과 제2배선 패턴(162)로 이루어진 배선 패턴(160)을 포함한다.
상기 반도체 기판(110)은 상면과 상면의 반대면으로 대략 평평한 하면을 포함한다. 그리고 상기 반도체 기판(110)의 상면에는 반도체 소자(100)를 형성하기 위한 액티브 영역(미도시)이 형성될 수 있으며 이러 액티브 영역의 상부에는 상기 액티브 영역의 각 단자를 연결하기 위한 하부 배선 패턴과 상기 하부 배선 패턴을 전기적으로 절연시키기 위한 층간 절연막이 더 형성될 수 있다.
상기 하부 전극(120)은 상기 반도체 기판(110)과 상기 절연막(130)의 사이에 형성되며, 적어도 하나의 제1배선 패턴(161)과 전기적으로 연결될 수 있다. 즉, 상기 하부 전극(120)의 일측(121) 상부에는 상기 절연막(130)이 형성되며, 타측(122) 상부에는 상기 제1배선 패턴(161)이 형성될 수 있다. 이러한 상기 하부 전극(120)은 티타늄(Ti), 티타늄 질화막(TiN) 및 이의 등가물로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 그리고 상기 반도체 기판(110)에 형성된 하부 배선 패턴은 일반적으로 티타늄/티타늄질화막/알루미늄/티타늄질화막(Ti/TiN/Al/TiN)이 순차적으로 적층된 하부 배선 패턴을 사용하게 되는데, 상기 하부 전극(120)은 별도의 전극층을 형성하지 않고, 상기 하부 배선 패턴의 최상층인 티타늄 질화막(TiN)을 사용할 수 도 있으나, 본 발명에 이를 한정하는 것은 아니다.
상기 절연막(130)은 상기 하부 전극(120)의 일측(121) 상부와 상기 상부 전극(140) 사이에 형성된다. 즉, 상기 절연막(130)은 하부전극(120)과 상기 상부 전극(140) 사이에 형성되어 MIM(Metal-Insulator-Metal)캐패시터 구조를 형성한다. 상기 절연막(130)은 질화막(131)과 불소 산화막(132)으로 이루어지며, 상기 하부 전극(120)의 상부에 상기 질화막(131)과 상기 불소 산화막(132)을 순차적으로 적층하여 형성할 수 있다. 일반적으로 산화막(SiO2)은 질화막(SiNx)에 비하여 반사율이 더 낮은 것을 특징으로 한다. 상기 불소 산화막(132)은 불소(Fluorine)가 함유된 산화막(SiO2)으로 바람직하게는 챔버 내부 압력을 통상의 플라즈마 인가 화학 기상 증착(PECVD, Plasma Enhanced Chemical Vaper Deposition)에 적합한 압력으로 낮춰준 후에, 불소 가스(C3F8)를 가령, 600sccm 수준으로 수 초(sec)간 흘려 증착 챔버 내에 불소 포함 공정 환경을 형성하고, 소스 가스인 테오스(TEOS, Tetra-Ethyl Orthyo-Silicate glass)의 흐름 및 증착 온도(대략 400℃)를 안정화 시킨 후에, 불소 산화막(132) 증착을 위해 플라즈마 인가용 에너지, 가령 고주파 전계를 인가하여 기판에 원하는 두께의 불소 산화막(132)을 형성할 수 있다. 이러한 상기 불소 산화막(132)은 반사율이 대략 1.44 내지 1.55로 유지되도록 하여 공정 변경에 따른 외부 요인을 최소화할 수 있다. 상기 불소 산화막(132)은 상기 질화막(131)의 유전율을 동일하게 유지하면서 반사율을 낮출 수 있으므로 MIM캐패시터를 포함하는 상기 반도체 소자(100)의 누설 전류와 문턱전압을 낮출 수 있다. 그리고 상기 반도체 소자(100)의 MIM 캐패시터 구조는 절연막의 두께와 정전용량의 크기는 반비례하지만, 절연막(130)을 질화막(131)과 불소 산화막(132)을 복층으로 형성하여, 절연막(130)의 반사율을 낮추게 되어 절연막(130)의 두께를 줄이지 않더라도 캐패시터의 정전 용량을 증가 시킬 수 있다.
상기 상부 전극(140)은 상기 절연막(130)과 상기 층간 절연막(150) 사이에 형성되며 적어도 하나의 제2배선 패턴(162)과 전기적으로 연결될 수 있다. 즉, 상기 상부 전극(140)은 불소 산화막(132)의 상부에 형성되고, 상기 제2배선 패턴(162)과 전기적으로 연결되며, 상기 제2배선 패턴(162)의 외주연에는 상기 층간 절연막(150)이 형성되어 상기 상부 전극(140)을 전기적으로 분리한다. 상기 상부 전극(140)은 티타늄(Ti), 티타늄 질화막(TiN) 및 이의 등가물로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 층간 절연막(150)은 상기 하부 전극(120)과 상기 상부 전극(140)의 상부를 모두 덮도록 형성되며, 상기 하부 전극(120)과 상기 상부 전극(140)에 전기적으로 각각 연결된 상기 제1배선 패턴(161)과 상기 제2배선 패턴(162)의 상부가 외부로 노출되도록 한다. 상기 층간 절연막(150)은 바람직하게는 산화막을 단층 또는 복층으로 형성할 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 배선 패턴(160)은 상기 하부 전극(120) 또는 상기 상부 전극(140)과 각각 전기적으로 연결될 수 있으며, 상기 층간 절연막(150)의 상부로 노출되도록 형성된다. 그리고 상기 배선 패턴(160)은 상기 하부 전극(120)과 전기적으로 연결된 제1배선 패턴(161)과 상기 상부 전극(140)과 전기적으로 연결된 제2배선 패턴(162)을 포함한다. 상기 배선 패턴(160)은 바람직하게는 구리(Cu)로 형성될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다. 그리고 상기 층간 절연막(150)과 상기 배선 패턴(160)은 상기 반도체 소자(100)를 보다 용이하게 연결하기 위해서 복층으로 형성될 수 있다.
도 2를 참조하면, 도 1의 반도체 소자의 제조 방법을 도시한 순서도가 도시되어 있다.
도 2에 도시된 바와 같이 반도체 소자의 제조 방법은 기판 준비 단계(S1), 절연막 형성 단계(S2), 상부 금속층 형성 단계(S3), 패터닝 단계(S4), 층간 절연막 형성 단계(S5) 및 배선 패턴 형성 단계(S6)를 포함한다. 이러한, 상기 반도체 소자의 제조방법은 하기할 도 3a 내지 도 3g를 참조하여 자세히 설명하고자 한다.
도 3a 내지 도 3g는 도 2에 도시된 반도체 소자의 제조 방법을 도시한 단면도가 도시되어 있다.
도 3a에 도시된 바와 같이, 상기 기판 준비 단계(S1)에서는 반도체 기판(110)의 상부를 모두 덮도록 하부 금속층(120a)을 형성하여 기판을 준비한다. 상기 하부 금속층(120a)은 별도의 금속층을 형성하지 않고 상기 반도체 기판(110)에 형성된 하부 배선 패턴(Ti/TiN/Al/TiN)에서, 최상층인 티타늄 질화막(TiN)을 이용할 수 있다.
도 3b 내지 도 3c에 도시된 바와 같이, 상기 절연막 형성 단계(S2)에서는 상기 하부 금속층(120a)의 상부를 모두 덮도록 절연막(130a)을 형성한다. 이러한 상기 절연막 형성 단계(S2)에서는 상기 하부 금속층(120a)의 상부를 모두 덮도록 질화막(131a)을 형성하는 질화막 형성 단계(S21)와 상기 질화막(131a)의 상부를 모두 덮도록 불소 산화막(132a)을 형성하는 불소 산화막 형성 단계(S22)를 포함한다.
상기 질화막(131a)은 화학기상 증착(CVD), 물리기상증착(PVD) 및 그 등가 방법 중 선택된 어느 하나를 이용하여 상기 하부 금속층(120a)의 상부를 모두 덮도록 형성할 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 불소 산화막(132a)은 불소(Fluorine)가 함유된 산화막(SiO2)으로 바람직하게는 챔버 내부 압력을 통상의 플라즈마 인가 화학 기상 증착(PECVD)에 적합한 압력으로 낮춰준 후에, 불소 가스(C3F8)를 가령, 600sccm 수준으로 수 초(sec)간 흘려 증착 챔버 내에 불소 포함 공정 환경을 형성하고, 소스 가스인 테오스(TEOS)의 흐름 및 증착 온도(대략 400℃)를 안정화 시킨 후에, 불소 산화막(132a) 증착을 위해 플라즈마 인가용 에너지, 가령 고주파 전계를 인가하여 기판에 원하는 두께의 불소 산화막(132a)을 형성할 수 있다.
도 3d에 도시된 바와 같이, 상부 금속층 형성 단계(S3)에서는 상기 불소 산화막(132a)의 상부를 모두 덮도록 상부 금속층(140a)을 형성한다. 상기 상부 금속층(140a)은 티타늄(Ti), 티타늄 질화막(TiN) 또는 이의 등가 물질을 스퍼터(Sputter)하여 형성할 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 3e에 도시된 바와 같이, 패터닝 단계(S4)에서는 상기 반도체 기판(110)의 상부에 형성된 상부 금속층(140a), 절연막(130a) 및 하부 금속층(120a)을 순차적으로 패터닝하여 상부 전극(140), 절연막(130) 및 하부 전극(120)을 형성한다. 이때, 상기 절연막(130)은 상기 상부 전극(140)과 동일한 패턴으로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 그리고 상기 절연막(130)과 상기 상부 전극(140)은 패터닝되어, 상기 하부 전극(120)의 일측(130a) 상부를 덮는다. 즉, 상 기 절연막(130)과 상기 상부 전극(140)은 패터닝 되어 상기 하부 전극(120)의 타측(122) 상부는 외부로 노출된다. 그리고 상기 하부 전극(120)은 패터닝 되어 상기 반도체 기판(110)의 상부가 일부 외부로 노출될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 상기 상부 전극(140), 절연막(130) 및 하부 전극(120)은 포토리소그라피, 건식 식각 또는 이의 등가 방법으로 순차적으로 패터닝할 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 3f에 도시된 바와 같이, 층간 절연막 형성 단계(S5)에서는 상기 반도체 기판(110)의 상부에 형성된 하부 전극(120), 절연막(130) 및 상부 전극(140)의 상부를 모두 덮도록 층간 절연막(150a)을 형성한다. 상기 층간 절연막(150a)은 불순물 확산을 방지하기 위해서 복층으로 형성할 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 그리고 상기 층간 절연막(150a)은 열산화(thermal oxidation), 화학기상 증착(CVD, chemical vapor deposition), 물리기상증착(PVD, physical vapor deposition) 및 그 등가 방법 중 선택된 어느 하나를 이용하여 형성할 수 있으나, 여기서 그 방법을 한정하는 것은 아니다.
도 3g에 도시된 바와 같이, 배선 패턴 형성 단계(S6)에서는 상기 층간 절연막(150a)의 상부로 상기 하부 전극(120)과 상기 상부 전극(140)이 노출되도록 상기 층간 절연막(150a)에 콘택 홀을 형성한 후에, 상기 하부 전극(120)과 상기 상부 전극(140)의 상부에 금속층을 갭필(gap fill)하여 상기 배선 패턴(160)을 형성할 수 있다. 이러한 상기 배선 패턴(160)은 상기 하부 전극(120)과 전기적으로 연결되는 제1배선 패턴(161) 및 상기 상부 전극(140)과 전기적으로 연결되는 제2배선 패턴(162)을 포함한다. 상기 배선 패턴(160)은 이중 다마신 공법으로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 그리고 상기 층간 절연막(150)과 상기 배선 패턴(160)은 상기 반도체 소자(100)를 보다 용이하게 연결하기 위해서 복층으로 형성될 수 있다.
상기 반도체 소자는 절연막(130)으로 질화막(131)과 반사율이 낮은 불소 산화막(132)을 복층으로 형성하여, MIM캐패시터를 포함하는 상기 반도체 소자(100)의 누설 전류와 문턱전압을 낮출 수 있다. 그리고 상기 반도체 소자(100)의 MIM 캐패시터 구조는 절연막의 두께와 정전용량의 크기는 반비례하지만, 절연막(130)을 질화막(131)과 불소 산화막(132)을 복층으로 형성하므로, 절연막(130)의 반사율을 낮추게 되어 문턱전압과 누설전류를 감소시키게 되어, 절연막(130)의 두께를 줄이지 않더라도 캐패시터의 정전 용량을 증가 시킬 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 소자 및 그의 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 소자를 도시한 단면도이다.
도 2는 도 1의 반도체 소자의 제조 방법을 도시한 순서도이다.
도 3a 내지 도 3g는 도 2에 도시된 반도체 소자의 제조 방법을 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100; 반도체 소자 110; 반도체 기판
120; 하부 전극 130; 절연막
131; 질화막 132; 불소 산화막
140; 상부 전극 150; 층간 절연막
160; 배선 패턴

Claims (5)

  1. 반도체 기판;
    상기 반도체 기판의 상부에 형성된 하부 전극;
    상기 하부 전극의 일측 상부에 복층으로 형성되며, 불소 산화막(Fluorinated-SiO2)을 포함하는 절연막;
    상기 절연막의 상부에 형성된 상부 전극;
    상기 하부전극 또는 상기 상부 전극의 상부에 각각 형성된 배선 패턴; 및
    상기 하부전극, 상기 절연막 및 상기 상부전극을 모두 덮고, 상기 배선 패턴은 외부로 노출시키는 층간 절연막을 포함하여 이루어진 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 절연막은 상기 하부전극의 상부와 상기 불소 산화막 사이에 형성된 질화막을 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자.
  3. 상부에 하부 금속층이 형성된 반도체 기판을 준비하는 기판 준비 단계;
    상기 반도체 기판에 형성된 상기 하부 금속층을 모두 덮도록, 불소 산화막을 포함하는 절연막을 형성하는 절연막 형성 단계;
    상기 절연막의 상부를 모두 덮도록 상부 금속층을 형성하는 상부 금속층 형성단계;
    상기 상부 금속층, 상기 절연막 및 상기 하부 금속층을 순차적으로 패터닝하여 상부 전극과 하부 전극를 형성하는 동시에 상기 하부전극의 상부를 외부로 노출시키는 패터닝 단계;
    상기 상부 전극, 상기 절연막, 상기 하부전극 및 상기 반도체 기판을 모두 덮도록 층간 절연막을 형성하는 층간 절연막 형성 단계; 및
    상기 층간 절연막에 콘택 홀을 형성하여 상기 상부전극의 상부와 상기 하부전극의 상부를 일부 노출시키고, 상기 콘택 홀을 모두 채우도록 배선 패턴을 형성하는 배선 패턴 형성단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 절연막 형성단계는
    상기 하부 금속층을 모두 덮도록 질화막을 형성하는 질화막 형성 단계; 및
    상기 질화막을 모두 덮도록 상기 불소 산화막을 형성하는 불소 산화막 형성단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 불소 산화막 형성 단계에서는
    챔버의 내부에 불소 포함 가스를 주입하여 불소 분위기를 형성한 후에 TEOS를 이용하여 불소 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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