TWI430399B - 製造供金屬－絕緣體－金屬電容使用之多層結構之方法 - Google Patents

Description

製造供金屬-絕緣體-金屬電容使用之多層結構之方法

本發明係關於一種供金屬-絕緣體-金屬電容(metal-insulator-metal capacitor，以下簡稱為MMC)使用的多層結構的製法，特別是關於一種供具有高電容量密度之雙MMC(dOuble MMC)結構使用的多層結構的製法。

電容元件常用於如射頻IC(radio frequency integrated circuits，RFIC)或單晶微波IC(monolithic microwave integrated circuits，MMIC)等積體電路中做為電子被動元件。常見之電容結構如金氧半導體(MOS)電容、p-n接面電容以及MIM電容。其中，MIM電容在某些應用中可提供較優於MOS電容及p-n接面電容之電性，這是由於MOS電容及p-n接面電容皆會受限於其本身結構的問題，操作時半導體電極產生空乏層(depletion layer)，導致其頻率特性被限制。相較之下，MIM電容可以提供較佳的頻率及溫度相關特性(frequency and temperature characteristics)。此外，MIM電容可在金屬內連線階段形成，也降低了與CMOS前段製程整合的困難度或複雜度。

結構上，MIM電容包括一電容絕緣層，例如PECVD介電層，其係設置在下電極以及上電極之間。MIM電容往往需要佔據晶片相當大的面積。而為了達到增加電路積集度以降低成本，MIM電容必須朝高電容量密度(capacitance density)發展，才能增加電路密度。美國專利第6,977,198號揭示一種MIM電容結構及其製法，以將單位電容值增大一倍，而該種結構或被稱為雙MMC結構。如第1圖所示，MIM電容結構10包含有一第一金屬層12，一第二金屬層14設於第一金屬層12上方，並藉由一第一電容介電層13與第一金屬層12電性絕緣。第三金屬層16設於第二金屬層14上方，並藉由一第二電容介電層15與第二金屬層14電性絕緣。第三金屬層16上則覆有一頂蓋層(cap layer)22，其可為氮化矽或氧化矽所構成。上述MIM電容結構10係設於一沈積於基底100上的金屬層間介電層120中。上述MIM電容結構10之第一金屬層12、第一電容介電層13與第二金屬層14構成一第一電容結構(C₁ )，而第二金屬層14、第二電容介電層15與第三金屬層16則構成一第二電容結構(C₂ )。MIM電容結構10之第一金屬層12係經由一穿過金屬層間介電層120之金屬導孔(via)31與第一端點線路(first terminal)42電連接，第二金屬層14係經由一穿過金屬層間介電層120之金屬導孔32與第二端點線路(second terminal)44電連接，而第三金屬層16則經由一穿過金屬層間介電層120以及設於第三金屬層16上之頂蓋層(cap layer)22之金屬導孔33與第一端點線路42電連接。換言之，第一金屬層12與第三金屬層16係為電性相連，形成第一金屬層12與第三金屬層16上下將第二金屬層14夾住之類似三明治構造。

然而，在上述結構的第一金屬層的組成及製法上，仍可期待改良，以獲得具有更高崩潰電壓(breakdown voltage of double MMC，BVD)及更長的時間相依介電層崩潰(time dependent dielectric breakdown，TDDB)壽命的雙MMC結構。

本發明的一目的是提供一種製造供金屬-絕緣體-金屬電容使用之多層結構之方法，如此用以製得的雙MMC結構的崩潰電壓更高，且TDDB壽命更長。

依據本發明的製造供金屬-絕緣體-金屬電容使用之多層結構之方法，包括：提供一基底；於基底上形成一底電極板層，其中，於25至400℃的溫度下進行一第一及一第二物理氣相沉積(physical vapor deposition，PVD)製程，以形成包括一鈦層及一氮化鈦層於鈦層上的一鈦/氮化鈦(Ti/TiN)層做為底電極板層的頂部抗反射層(top ARC)；於頂部抗反射層上形成一第一電容介電層；於一第一電容介電層上形成一中間電極板層；於中間電極板層上形成一第二電容介電層；及於第二電容介電層上形成一頂電極板層。

本發明係於製造底電極板層的頂部抗反射層時，以25至400℃的溫度進行PVD製程以形成Ti/TiN層，如此於其上形成的介電層較平滑，而粗糙度小，製得的雙MMC能夠具有較高的崩潰電壓及較長的TDDB壽命，但不影響電容值。

以第2圖的流程圖說明依據本發明的製造供金屬-絕緣體-金屬電容使用的多層結構的方法。各層互相堆疊。本發明的方法包括步驟1，提供一基底，其可為任何在上面需要形成電容結構的基底，例如已有半導體元件形成於其上的晶圓。然後進行步驟2，於基底上形成一底電極板層，其中，於25至400℃的溫度下進行一第一及一第二PVD製程，以形成包括一鈦層及一氮化鈦層於鈦層上的Ti/TiN層做為底電極板層的頂部抗反射層。詳言之，底電極板層是由多層結構所形成，因為本發明的特徵之一在於底電極板層的頂部抗反射層的形成，所以在頂部抗反射層下面的層為何種材質並無特別限制，只要是適用做為電容的電極板且能與頂部抗反射層形成良好堆疊的多層結構的材質均可以使用。

下文中更明確敘述底電極板層的形成。底電極板層的下層可為金屬，或是可藉由例如先於基板上形成一Ti/TiN層，做為襯層，再於此Ti/TiN層上形成一層鋁(A1)層而形成。Ti/TiN層的形成可藉由例如在室溫下利用PVD製程先形成一層鈦層，再於鈦層上形成一層氮化鈦層而達成，然後，於此Ti/TiN層上形成鋁層，此可藉由例如進行PVD製程而達成，溫度可為例如400℃。即，此Ti/TiN/Al層可構成底電極板層的下層。然後，進行頂部抗反射層的製作。頂部抗反射層為鈦層與氮化鈦層堆疊而成的多層結構，以PVD製程製得，但製程溫度特別是設定於25至400℃，先於鋁層上藉由PVD製程進行鈦層的沉積，再於此鈦層上藉由PVD製程進行氮化鈦層的沉積，而形成Ti/TiN層，其中各層厚度係依據後續製程中要使用的光波長來決定，以利在後續進行高密度電容的製作而形成圖案化光阻層的製程中達成抗反射的效果。

之後，進行步驟3，於頂部抗反射層上形成一第一電容介電層，也就是，於頂部抗反射層的氮化鈦層上形成一介電層，例如，一ONO層(即，氧化物-氮化矽-氧化物層)、紫外光氮化矽(ultra-violet silicon nitride，UVSiN)層(具有好的紫外光透光率，可適用於有利用紫外光照射晶片表面以抹除晶粒內資料(UV erase)需求的產品)、或PEOX層(即，電漿增強CVD製得的氧化物層)。

當底電極板的頂部抗反射層(也就是鈦/氮化鈦層)是在200至400℃、尤其是250至380℃的溫度下形成時，使用ONO層、UVSiN層、或PEOX層做為第一電容介電層，均可獲得具有高BVD及高電容值的雙MMC裝置。

當底電極板的頂部抗反射層(也就是鈦/氮化鈦層)是在25至150℃的溫度下形成時，較佳使用ONO層及UVSiN層做為第一電容介電層，這樣的多層結構做成的電容仍具有高BVD及高電容，但若以PEOX層做為第一電容介電層，所得BVD將下降。

然後進行步驟4，於一第一電容介電層上形成一中間電極板層。中間電極板層的材料並無特別限制，只要是適用做為電容的電極板並且與下層的第一電容介電層形成良好堆疊的多層結構的話均可使用，例如金屬層，其可為例如Ti/TiN層。其可利用例如PVD製程形成。

然後，進行步驟5，於中間電極板層上形成一第二電容介電層。第二電容介電層並無特別限制，只要是適用做為電容的介電層並且與下層的中間電極板層能夠形成良好堆疊的多層結構的話均可使用。一般為了製造上的便利，使用與第一電容介電層相同的材料。

然後進行步驟6，於第二電容介電層上形成一頂電極板層。頂電極板層的材料並無特別限制，只要是適用做為電容的電極板並且與下層的第二電容介電層形成良好堆疊的多層結構的話均可使用，例如金屬層，其可為例如Ti/TiN層，可利用例如PVD製程形成。

依據本發明的方法形成的多層結構如第3圖所示，形成於一基底100上，由下而上依序為底電極板層50、第一電容介電層52、中間電極板層54、第二電容介電層56、及頂電極板層58。底電極板層50尚包括由下而上的下層60及頂部抗反射層62。頂部抗反射層62可包括由下而上的鈦層63及氮化鈦層64。下層60則可進一步包括例如由下而上的鈦層、氮化鈦層、及鋁層。各層厚度可依所需而定，並沒有特別限制。於本發明之一較佳具體實施例中，做為底電極板層的Ti/TiN/Al/Ti/TiN層的各層厚度可分別為例如20~200埃、100~300埃、1500~5000埃、20~200埃、及100~1000埃；第一電容介電層的厚度可為例如300~600埃；中間電極板層的厚度可為例如1000~1500埃；第二電容介電層的厚度可為例如300~600埃；及頂電極板層的厚度可為例如1000~1500埃。但本發明並不侷限於此，各層厚度可依裝置所需而定。

上述多層結構表面上可再形成一頂蓋層，厚度可為例如1000~2000埃。此多層結構可適用做為如第4圖所示的具有高密度的雙MMC結構，例如藉由習知的微影、蝕刻、與填入插塞等製程而製得。此電容結構形成於基底100上及金屬層間介電層120中。底電極板70、第一電容介電層72、及中間電極板74構成一下電容(C₃ )結構；中間電極板74、第二電容介電層76、及頂電極板78構成一上電容(C₄ )結構。又，其中一部分的底電極板70上覆蓋著一剩餘厚度的第一電容介電層72，一部分的中間電極板74上覆蓋著一剩餘厚度的第二電容介電層76。金屬導孔31穿過金屬層間介電層120及剩餘厚度的第一電容介電層72，以將底電極板70與第一端點線路42電連接；金屬導孔32穿過金屬層間介電層120及剩餘厚度的第二電容介電層76，以將中間電極板74與第二端點線路44電連接；金屬導孔33穿過金屬層間介電層120及頂蓋層66將頂電極板78與第一端點線路42電連接。如此，底電極板70與頂電極板78係為電性相連，形成底電極板70與頂電極板78上下將中間電極板74夾住的類似三明治構造。底電極板一般利用半導體裝置的金屬內連線的第三層金屬線(Metal 3)製做。第一端點線路42與第二端點線路44通常利用金屬內連線的第四層金屬線(Metal 4)製作。

為測試依據本發明的方法製得的多層結構的性質，對上述的ONO、UVSiN、PEOX介電層的表面進行針孔測試，以觀察多層結構的表面粗糙度。針孔試驗是將晶圓試片浸泡於NH₄ OH與H₂ O₂ 水溶液中，達1.5小時，然後於400℃下進行12分鐘的退火(annealing)，然後以光學顯微鏡觀察膜的表面。晶圓試片如下述製造：在p型矽晶圓上塗覆一5000埃厚度的PETEOS氧化物膜(進行電漿增強化學氣相沉積而由TEOS製得的氧化物膜)，然後依序沉積5000埃的鋁層，及50埃的鈦層與500埃的氮化鈦層形成的頂部抗反射層，再個別沉積裝置所需厚度的ONO、UVSiN、及PEOX電容介電層於頂部抗反射層上。如此可觀察到，當頂部抗反射層是在100℃的溫度下形成時，針孔密度會較頂部抗反射層在300℃下形成時的針孔密度稍高。此在PEOX電容介電層上的情形尤其明顯，也就是說，當頂部抗反射層是在100℃的溫度下形成時，PEOX電容介電層表面的針孔密度特別的高。介電層與底電極板的粗糙介面將顯著降低崩潰電壓。

將依據本發明的方法製得的多層結構應用於如第4圖所示的雙MMC，測定其崩潰電壓及電容，以累積失敗率(cumulative failure)(%)對雙MMC的崩潰電壓(2BVDMMC)(單位：伏特)作圖，及以累積失敗率(%)對雙MMC電容(2CMMC)(單位：fF)作圖，結果各如第5圖及第6圖所示。當介電層為UVSiN層時，頂部抗反射層的製作溫度(例如300℃或100℃)並不會對崩潰電壓有不良影響，但是當介電層為PEOX層時，若於100℃製造頂部抗反射層的話，崩潰電壓下降。並且，介電層為UVSiN層時，電容值較高。

第7圖顯示使用依據本發明的方法製得的多層結構製造如第4圖所示的雙MMC裝置，其封裝級可靠度的TDDB(PLR-TDDB)測試對晶圓級可靠度的BVD(WLR-BVD)測試的作圖。所使用的電容介電層為PEOX層。Vg⁺ 表示正電壓施加在金屬內連線的第四層金屬層(製成第一及第二端點線路42及44)上，應力電流(stress current)由第四層金屬層流向第三層金屬層。Vg^- 表示正電壓施加在金屬內連線的第三層金屬層(即，底電極板層)上，應力電流由第三層金屬層流向第四層金屬層。由圖中可看出，當頂部抗反射層是在高溫下例如300℃製成時，所得雙MMC電容在TDDB壽命及BVD都相對較高，而溫度漸低至例如100℃時，所得雙MMC電容的TDDB壽命及BVD相對較低。

與先前技術比較之，發明人發現在製造頂部抗反射層時，依據後續的電容介電層材料選用適當的PVD製程溫度，這樣的多層結構所製得的雙MMC結構，可具有較高BVD及較長的TDDB壽命。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

1、2、3、4、5、6．．．步驟

10．．．MIM電容結構

12．．．第一金屬層

13．．．第一電容介電層

14．．．第二金屬層

15．．．第二電容介電層

16．．．第三金屬層

22．．．頂蓋層

31．．．金屬導孔

32．．．金屬導孔

33．．．金屬導孔

42．．．第一端點線路

44．．．第二端點線路

50．．．底電極板層

52．．．第一電容介電層

54．．．中間電極板層

56．．．第二電容介電層

58．．．頂電極板層

60．．．下層

62．．．頂部抗反射層

63．．．鈦層

64．．．氮化鈦層

66．．．頂蓋層

70．．．底電極板

72．．．第一電容介電層

74．．．中間電極板

76．．．第二電容介電層

78．．．頂電極板

100．．．基底

120．．．金屬層間介電層

C₁ ．．．第一電容結構

C₂ ．．．第二電容結構

C₃ ．．．下電容結構

C₄ ．．．上電容結構

第1圖顯示一習知的雙MMC結構。

第2圖顯示依據本發明的製造供金屬-絕緣體-金屬電容使用的多層結構的方法的流程圖。

第3圖顯示依據本發明的方法製得的多層結構。

第4圖顯示使用本發明的方法製得的多層結構製得的雙MMC結構。

第5及6圖分別顯示使用依據本發明的方法製得的多層結構以製得雙MMC，分別測定其崩潰電壓及電容所得的作圖。

第7圖顯示使用依據本發明的方法製得的多層結構以製得雙MMC時，封裝級可靠度的TDDB測試對晶圓級可靠度的BVD測試的作圖。

無元件符號

Claims (14)

1. 一種製造供金屬-絕緣體-金屬電容使用之多層結構之方法，包括：提供一基底；於該基底上形成一底電極板層，其中，於25至400℃的溫度下進行一第一及一第二物理氣相沉積(PVD)製程，以形成一包括一鈦層及一位於該鈦層上的氮化鈦層的第一鈦/氮化鈦(Ti/TiN)層做為該底電極板層的頂部抗反射層(top ARC)；於該頂部抗反射層上形成一第一電容介電層；於該一第一電容介電層上形成一中間電極板層；於該中間電極板層上形成一第二電容介電層；及於該第二電容介電層上形成一頂電極板層。
2. 如請求項1所述之方法，其中該第一電容介電層包括一ONO介電層。
3. 如請求項1所述之方法，其中該第一電容介電層包括一UVSiN介電層。
4. 如請求項3所述之方法，其中該第一鈦/氮化鈦層是在300℃下進行該第一及該第二物理氣相沉積製程所製得。
5. 如請求項1所述之方法，其中該第一電容介電層包括一PEOX介電層。
6. 如請求項5所述之方法，其中該第一鈦/氮化鈦層是在200至400℃的溫度下進行該第一及該第二物理氣相沉積製程所製得。
7. 如請求項1所述之方法，其中該底電極板層尚包括一金屬層位於該頂部抗反射層下方。
8. 如請求項7所述之方法，其中該金屬層包括一鋁層。
9. 如請求項8所述之方法，其中該金屬層尚包括一第二Ti/TiN層位於該鋁層下方。
10. 如請求項1所述之方法，其中該中間電極板層包括一金屬層。
11. 如請求項10所述之方法，其中該金屬層包括一第三Ti/TiN層。
12. 如請求項1所述之方法，其中該頂電極板層包括一金屬層。
13. 如請求項12所述之方法，其中該金屬層包括一第四Ti/TiN層。
14. 如請求項1所述之方法，進一步於該頂電極板層上形成一頂蓋層。