KR100834238B1 - 엠아이엠 캐퍼시터를 가지는 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 탑 금속 공정 이후에 금속 배선 상에 제 1 유전 물질 및 제 1 층간 절연막을 증착하는 단계와, 탑 금속과 연결되어야 하는 영역(CBM)을 패터닝하고, 제 1 유전 물질 및 제 1 층간 절연막을 각각 식각하는 단계와, 금속 물질이 증착되어야 하는 영역을 패터닝하여 식각하는 단계와, 패드 금속인 알루미늄 및 금속 배선의 출구가 되는 TiSiN을 증착하는 단계와, 제 2 유전 물질과, 제 2 층간 절연막 및 제 3 유전 물질을 증착한 이후에 패터닝하여 각각 식각하는 단계를 포함하는 반도체 장치의 제조 방법을 개시함으로써, 기존 013um 패드 구조의 제조 공정에서 필요한 마스크의 개수는 4개(MA, CTM ,CBM, VMC)개가 필요하지만, 본 발명에 따르면, 패드 공정 이외의 추가 마스크만으로 커패시터를 제조할 수 있음으로 마스크의 제작 비용을 절감할 수 있으며, 나아가 반도체 장치의 제조 공정 시간을 최소화할 수 있으며, 커패스터의 Q 값 및 공진 주파수를 높일 수 있도록 하는 것이다.
Description
도 1은 일반적인 패드 구조를 이용하여 MIM 캐퍼시터형 반도체 장치를 제조하는 방법을 설명하기 위한 도면.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 장치를 나타내는 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
100 : 금속 배선 110 : 제 1 유전 물질
120 : 제 1 층간 절연막 130 : 금속 물질
140 : 제 2 유전 물질 150 : 제 2 층간 절연막
160 : 제 3 유전 물질
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 기존 패드 및 금속-절연막-금속(MIM) 캐퍼시터 구조의 형성에 필요한 노광 공정 마스크의 개수를 줄일 수 있는 반도체 장치 및 제조 방법에 관한 것이다. 나아가 반도체 장치의 제조 공정 시간을 최소화할 수 있으며, 커패스터의 Q 값 및 공진 주파수를 높일 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
현재, 반도체 장치 중에서 고속 동작을 요구하는 로직 회로에서는 고용량의 커패시터를 구현하기 위한 반도체소자의 개발 및 연구가 진행되고 있다.
일반적으로, 고용량 커패시터가 PIP(Polysilicon/Insulator/Polysilicon) 구조일 경우에는 상부 전극 및 하부 전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/하부전극과 절연체 박막 계면에서 산화반응이 일어나 자연 산화막이 형성되어 전체 커패시턴스의 용량이 줄어들게 되는 단점이 있다.
이를 해결하기 위하여 커패시터의 구조가 MIM(Metal/Insulator/Metal)로 변경되었는데, MIM형 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 커패시턴스가 없기 때문에 높은 Q(quality factor) 값을 요구하는 고성능 반도체 장치, 예를 고주파 씨모스(RF CMOS) 장치에서 주로 이용되고 있다.
최근에 MIM 구조는 비아 홀(via hole)에서 형성되는 형태에서 탑 메탈 플레이트 형태로 이루어지고 있다.
이는 스텝 커버리지(step coverage)로 인한 축적 전하 리키지(leakage) 문제에 보다 유리한 공정으로 여겨지고 있기 때문이다. 디바이스(device)의 집적화가 이루어지면서 원자외선(DUV)을 사용하는 미세 선폭 금속 공정에서도 MIM 공정이 도입되고 있다.
또한, 일반적으로 씨모스형 반도체 장치에서 소자 및 선폭 형성 기술에 크기가 작아짐에 따라 Q 값이 개선될 수 있다. 가령, 180nm 선폭의 CMOS의 경우 탑 메탈(Top Metal)의 1계층 위에 캐패시터를 제작함으로써 기생 용량을 감소시켜 공진주파수는 증가하고, 기생 저항 성분의 감소로 Q값의 증가가 가능하다.
그러나, 현재 130nm 공정에서는 탑 메탈의 2계층 위에 MIM 공정이 시작되므로 Q 값이 탑 메탈의 1계층 위에 있는 공정보다 낮아질 수밖에 없고, 공진 주파수도 작아질 수 밖에 없다.
도 1은 일반적인 패드 구조를 이용하여 MIM 형 반도체 장치를 제조하는 방법을 설명하기 위한 도면이다.
도 1을 참조하면, 탑 메탈(top metal) 공정 이후에 금속 배선(10) 위에 제 1 유전 막을(20)을 증착한다.
제 1 유전막(20)은 실리콘 산화질화막(SiOxNy), 실리콘 질화막(Si3N4) 또는 산화막 등이 될 수 있다.
그리고, 제 1 유전막(20) 상에 제 1 층간 절연막(30)을 증착한다.
층간 절연막(30)은 FSG(Flourine-Doped-Silicate Glass), USG(Undoped Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate) 등이 될 수 있다.
그리고, 금속 배선(10)과 연결되어야 하는 영역을 마스크를 이용하여 패터닝하고, 제 1 층간 절연막(30) 및 제 1 유전막(20)을 각각 식각 공정을 통해 식각한 다.
이후, 주된 금속이 되는 알루미늄(40)과 금속 배선(10)의 베리어 물질로 가령 Ti/TiN을 증착하고 패터닝한다.
그리고, 보호막(Passivation layer)을 이루는 제 2 유전막(50)과, 제 2 층간 절연막(60) 및 제 3 유전막(70)을 증착한다.
이후, 패드 오픈을 위해 제 2 마스크를 이용하여 보호막을 패터닝한다. 이 과정에서 제 2 유전 막(50)과, 제 2 층간 절연막(60) 및 제 3 유전막(70)을 각각 식각 공정을 통해 식각한다.
상술한 과정을 통해 상기 도 1과 같은 구조를 얻을 수 있으며, 이어서 하부 캐퍼시터 전극을 형성한 다음 케패시터 구조의 다른 전극을 형성하기 위하여 마스크를 이용하여 패터닝하고, 식각하는 공정을 추가로 필요로 한다.
이러한, 일반적인 공정 방식은 MIM 캐퍼시터형 반도체 장치를 제조하기 위해서는 다수의 마스크(최소 4개)가 필요하며, 현 130nm 공정의 패드 구조에서 Q 값 및 공진 주파수를 높일 수 없다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위하여 창안된 것으로, 기존 013um 패드 구조의 제조 공정에서 필요한 마스크의 개수는 4개(MA, CTM ,CBM, VMC)개가 필요하지만, 본 발명에 따르면, 패드 공정 이외의 추가 마스크만으로 커패시터를 제조할 수 있음으로 마스크의 제작 비용을 절감할 수 있으며, 나아가 반 도체 장치의 제조 공정 시간을 최소화할 수 있으며, 커패스터의 Q 값 및 공진 주파수를 높일 수 있는 반도체 장치의 제조 방법을 제공하는 것에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일측면에 따른 금속-절연막-금속(MIM) 캐퍼시터 구조를 가지는 반도체 장치의 제조 방법은, 최상위 배선(탑 메탈) 공정 이후에 배선 상에 제 1 유전막 및 제 1 층간 절연막을 형성하는 단계와, 탑 메탈과 연결되어야 하는 영역(CBM)을 패터닝하고, 제 1 유전막 및 제 1 층간 절연막을 각각 식각하는 단계와, 캐퍼시터 형성을 위해 금속 막이 증착되어야 하는 영역에서 제 1 층간 절연막을 패터닝하여 식각하는 단계와, 패드 금속인 알루미늄 및 금속 배선의 베리어가 되는 베리어막을 증착하고 패터닝하는 단계와, 제 2 유전막과, 제 2 층간 절연막 및 제 3 유전막을 증착한 이후에 패터닝하는 단계를 포함한다.
본 발명에 따른 제1 내지 제3 유전막 각각을 이루는 물질은, SiOxNy, Si3N4, 및 산화막 중 어느 하나일 수 있다.
본 발명에 따른 제1 층간 절연막 또는 제2 층간 절연막은, FSG(Flourine-Doped-Silicate Glass), USG(Undoped Silicate Glass), 및 TEOS(Tetra Ethyl Ortho Silicate) 중 어느 하나일 수 있다.
본 발명에 따른 금속 막이 증착되어야 하는 영역을 패터닝하여 식각하는 단계에서 제 1 층간 절연막만이 식각되고 제1 유전막은 잔류되어야 한다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따른 반도체 장치는,
반도체 장치의 최상층 배선의 일부가 MIM 캐퍼시터의 하부 전극을 이루고, 상기 최상층 배선 위로 일부 영역에 MIM 캐퍼시터의 상부 전극이 형성되며, 상기 상부 전극은 상기 최상층 배선과 연결되는 패드와 같은 금속층으로 상기 패드와 동시에 패터닝 형성되는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 장치의 제조 방법을 첨부한 도면을 참조하여 상세 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 2를 참조하면, 탑 메탈(top metal) 공정 이후에 최상층 배선(100) 위에 제 1 유전막(110)을 증착한다. 제 1 유전막(110)은 SiOxNy, Si3N4 또는 산화막 등이 될 수 있다. 그리고, 제 1 유전막(110) 상에 제 1 층간 절연막(120)을 증착한다.
층간 절연막(120)은 FSG(Flourine-Doped-Silicate Glass), USG(Undoped Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate) 등이 될 수 있다.
그리고, 배선(100)과 직접 연결되어야 하는 영역(CBM)을 마스크를 이용하여 패터닝한다.
패터닝 단계는 해당 영역(CBM)을 노출시키는 포토레지스트 패턴을 형성하고, 이 패턴을 식각 마스크로 식각하여 차례로 제 1 층간 절연막(120)과 제 1 유전막(110)을 해당 영역에서 제거하는 방법으로 이루어진다. 이런 식각 단계에서 제 1 유전막과 제 1 층간 절연막은 식각 가스를 달리하면서 동일 장비에서 연속적으로 인시튜 방식으로 식각될 수 있다.
그리고, 본 발명에 따라 추가되는 추가 마스크를 이용하여 CBM 영역과 다른, MIM 커패시터가 형성될 영역, 즉 금속 물질(130)인 알루미늄이 증착되어야 하는 영역(CTM)에서 제1 층간 절연막을 식각한다.
이상의 추가 마스크 형성이나 식각 공정은 CBM 영역에서의 패터닝 공정과 유사하게 진행되지만 CTM 영역에서 이루어지는 식각 공정에서는 MIM 캐퍼시터의 유전막을 이룰 제1 유전막을 남기는 점에서 차이가 있다. 즉, 이때, 층간 절연막(120)만 식각 공정을 실시한다.
따라서, 이런 경우, 최상층 배선을 형성할 때, MIM 캐퍼시터의 하부 전극 및 이 하부 전극을 다른 회로 부분에 연결시키는 배선을 함께 형성하게 되며, CTM 영역에 위치하는 제 1 유전 물질(110)은 MIM 커패시터의 유전막의 기능을 한다.
그리고, 공정 기판 전반에 주된 패드 금속인 알루미늄(131)을 적층한다. 알루미늄 적층에는 스퍼터링 방법이 통상적으로 이용될 수 있다. 주된 패드 금속 위에 베리어 물질인 Ti/TiN을 증착할 수 있다.
또한, 보호막(Passivation layer)을 이루는 제 2 유전막(140)과, 제 2 층간 절연막(150) 및 제 3 유전막(160)을 증착한다. 유전막으로는 실리콘 질화막이 통상 사용되며, 이들 막은 외부 습기나 공기를 차단하여 내부의 반도체 장치를 보호하는 역할을 한다.
이어서, 제 2 유전막(140)과, 제 2 층간 절연막(150) 및 제 3 유전막(160)을 패터닝하면서 각각 식각 공정을 통해 식각하면, 상기 도 2 와 같은 반도체 장치의 구조를 획득할 수 있다.
본 발명은 기본의 130nm 선폭 공정에서 패드 형성 전후에 하나의 마스크만을 추가하여 제조 공정을 진행하여 MIM 커패시터를 제조할 수 있도록 한다.
즉, 기존 패드 구조의 제조 공정에서 필요한 마스크의 개수는 4개이지만, 본 발명에 따르면, 패드 공정 이외의 추가 마스크만으로 커패시터를 제조할 수 있음으로 마스크의 제작 비용을 절감할 수 있으며, 나아가 반도체 장치의 제조 공정 시간을 최소화할 수 있다.
아울러, 커패스터의 Q 값 및 공진 주파수를 높일 수 있다.
이상에서 본 발명은 기재된 구체 예에 대해서만 상세히 설명하였지만 본 발명의 기술 사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
본 발명의 반도체 장치에서는 패드 구조와 연관하여 MIM 커패시터를 탑 메탈과 패드 메탈로 형성할 수 있으므로 별도의 캐퍼시터 전극 형성용 메탈 공정을 생략할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 기존의 반도체 장치의 제조 방법에서 하나의 마스크만을 추가하여 제조 공정을 진행하여 커패시터를 제조할 수 있음으로, 마스크의 제작 비용을 절감할 수 있음은 물론, 커패스터의 Q 값 및 공진 주파수를 높일 수 있다.
Claims (4)
- 최상층 배선;상기 최상층 배선 상부에 형성된 유전막;상기 유전막 상부에 형성된 금속물질; 및상기 유전막 상부에 상기 유전막을 관통하여 상기 최상층 배선과 연결되며, 상기 금속물질과 이격되게 형성된 패드 금속을 포함하며,상기 최상층 배선은 금속-절연막-금속(MIM) 캐퍼시터의 하부 전극을 이루고, 상기 금속물질은 상기 금속-절연막-금속(MIM) 캐퍼시터의 상부 전극을 이루며,상기 금속물질과 상기 패드 금속은 동일한 물질로 형성되는 것을 특징으로 하는 금속-절연막-금속 구조 캐퍼시터를 가지는 반도체 장치.
- 금속-절연막-금속(MIM) 구조 캐퍼시터를 가지는 반도체 장치의 제조 방법에 있어서,최상층 배선 공정 이후에 상기 최상층 배선 상에 제 1 유전막 및 제 1 층간 절연막을 증착하는 단계와,상기 최상층 배선과 직접 연결되어야 하는 영역(CBM)에서 패터닝하여, 상기 제 1 유전막 및 제 1 층간 절연막을 제거하는 단계와,상기 캐퍼시터의 상부 전극이 형성될 영역을 패터닝하여 상기 제1 층간 절연막을 식각하는 단계와,금속층을 적층하고 패터닝하여 패드 및 상기 캐퍼시터 상부 전극을 형성하는 단계와,제 2 유전막, 제 2 층간 절연막 및 제 3 유전막을 적층하고 패터닝하는 단계를 구비하는 것을 특징으로 하는 금속-절연막-금속 구조 캐퍼시터를 가지는 반도체 장치의 제조 방법.
- 제 2 항에 있어서, 상기 제1 층간 절연막 또는 상기 제2 층간 절연막은,FSG(Flourine-Doped-Silicate Glass), USG(Undoped Silicate Glass), 및 TEOS(Tetra Ethyl Ortho Silicate) 중 어느 하나로 형성되는 것을 특징으로 하는 금속-절연막-금속 구조 캐퍼시터를 가지는 반도체 장치의 제조 방법.
- 제 2 항에 있어서, 상기 제1 유전막 또는 상기 제2 유전막 또는 상기 제3 유전막은,실리콘 산화질화막(SiOxNy), 실리콘 질화막(Si3N4), 및 실리콘 산화막 중 어느 하나로 형성되는 것을 특징으로 하는 금속-절연막-금속 구조를 가지는 반도체 장치의 제조 방법.
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2006
- 2006-12-26 KR KR1020060134143A patent/KR100834238B1/ko not_active IP Right Cessation
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