KR20090000881A - 반도체소자의 컨택 형성방법 - Google Patents

반도체소자의 컨택 형성방법 Download PDF

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Abstract

다층 구조의 층간절연막 또는 배선층을 포함하는 반도체소자에서 반도체기판의 휨을 방지할 수 있는 반도체 소자의 컨택 형성방법은, 하부 도전층이 형성된 반도체기판 상에 층간절연막을 형성하는 단계와, 층간절연막을 패터닝하여 상부 도전층과 하부 도전층을 접속시키기 위한 컨택홀을 형성하되, 층간절연막의 스트레스를 완화하기 위한 보조 패턴을 함께 형성하는 단계, 및 컨택홀을 통해 하부 도전층과 접속하는 상부 도전층을 형성하는 단계를 포함한다.
반도체기판의 휨, 압축 스트레스, 실린더, 보조 패턴, 다층 금속층

Description

반도체소자의 컨택 형성방법{Method for forming contact in semiconductor device}
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 컨택 형성방법을 설명하기 위하여 도시한 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명*
100.....반도체기판 102.....소자분리막
120.....컨택 플러그 130.....스토리지 전극
140.....유전체막 150.....플레이트 전극
160.....층간절연막 170a,170b..포토레지스트 패턴
180.....금속 배선층
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 다층 구조의 층간절연막 또는 배선층을 포함하는 반도체소자의 컨택 형성공정시 기판의 휨(warpage)이 일어나는 것을 방지할 수 있는 방법에 관한 것이다.
최근, 반도체 소자의 미세화와 함께 소자의 동작속도를 더욱 향상시키기 위한 여러 가지 방법들이 제안되어 실행되고 있다. 그 중 금속 배선을 둘 이상의 다층으로 형성하는 방법이 제안되었으며, 최근에는 삼중 금속 적층(triple metal stack) 구조가 많이 사용되고 있다. 이렇게 금속 배선층의 높이가 증가함에 따라, 하부에 적층되어 있는 박막들에 가해지는 스트레스(stress)가 증가하게 되고, 이러한 누적된 스트레스에 의해 반도체기판의 휨(warpage) 현상이 심각한 문제로 대두되고 있다.
반도체기판의 휨(warpage)은 초기상태의 베어 웨이퍼(bare wafer) 상에 패턴을 형성하고 박막을 증착하는 등의 일련의 과정에서 빈번히 발생하고 있다. 즉, 소자 제조과정에서 국부적인 패턴 밀도의 차이, 혹은 증착된 필름 두께의 차이 및 필름(film) 상호간의 스트레스의 누적에 의해 반도체기판의 휨(warpage)이 발생하게 된다. 또한 이러한 현상은 반도체 소자의 스케일링 다운(scaling down) 추세와, 동작속도 향상을 위하여 금속 배선 구조를 삼중 적층(triple metal stack) 구조로 바꾸면서 더욱 심화되고 있다.
반도체기판의 휨이 일어나는 다른 원인은, 제한된 면적 내에서 보다 많은 용량을 확보하기 위하여 캐패시터에 실린더 구조를 적용하기 때문이다. 통상, 캐패시터의 용량을 증가시키기 위하여 실린더의 높이를 증가시키게 되는데, 이러한 실린더 구조의 캐패시터 사이 또는 캐패시터와 금속 배선 사이를 절연시키기 위하여 실린더 사이를 층간절연막으로 매립하게 된다. 이때, 대략 25,000Å 이상의 두께로 산화막을 증착하여 매립하게 된다. 이는, 컨캐이브(concave) 구조를 적용할 때의 5,000Å에 비해 매우 두꺼운 두께로서, 두꺼운 산화막을 증착하면서 발생하는 압축 스트레스(tensile stress)가 주요 원인이 된다. 이후에 층간절연막 상에 제1 배선층, 제2 배선층, 제3 배선층이 차례로 형성되면서 또한 배선층 사이에 형성되는 금속간절연막(Inter Metal Dielectric; IMD)의 증착에 따라 스트레스는 더욱 증가하여 결국 반도체기판의 휨이 생산장비에 로딩이 불가능할 정도에 다다르게 된다.
반도체기판의 휨(warpage)이 발생한 경우, 금속 배선층을 패터닝하기 위한 사진공정에서 디포커스(defocus)를 유발하며, 심할 경우에는 반도체기판을 고정시키는 척(chuck)이 반도체기판을 고정시키지 못해 공정을 진행할 수 없는 문제까지 야기한다. 이러한 현상은 특히 디자인 룰(design rule)이 80㎚급 이하의 고집적화된 반도체 소자에서 더욱 심각하게 나타나고 있으며, 이의 개선을 위해서는 필름의 스트레스를 변경하는 등의 실험이 진행되고 있으나, 아직 만족할만한 수준에는 도달하지 못하고 있다.
본 발명이 이루고자 하는 기술적 과제는 다층 구조의 층간절연막 또는 배선층을 포함하는 반도체소자에서 반도체기판의 휨을 방지할 수 있는 반도체 소자의 컨택 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체소자의 컨택 형성방법은, 하부 도전층이 형성된 반도체기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 패터닝하여 상부 도전층과 상기 하부 도전층을 접속시키기 위한 컨택홀을 형성하되, 상기 층간절연막의 스트레스를 완화하기 위한 보조 패턴을 함께 형성하는 단계, 및 상기 컨택홀을 통해 상기 하부 도전층과 접속하는 상부 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 층간절연막은 5,000 ∼ 25,000Å의 두께로 형성할 수 있다.
상기 보조 패턴은 소자의 동작에 영향을 주지 않는 영역에 형성할 수 있다.
상기 보조 패턴은 라인 형태를 갖도록 형성할 수 있다.
상기 보조 패턴은 상기 층간절연막의 스트레스를 고려하여 적절한 수와 크기로 형성할 수 있다.
상기 하부 도전층은 캐패시터의 플레이트 전극이고, 상기 상부 도전층은 금속 배선층일 수 있다.
상기 하부 도전층은 제1 금속 배선층이고, 상기 상부 도전층은 제2 금속 배선층일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 컨택 형성방법을 설명하기 위하여 도시한 단면도들로서, 편의상 워드라인을 생략하였다.
도 1을 참조하면, 소자분리막(102)에 의해 정의된 반도체기판(100)의 활성영 역에 실린더 구조의 캐패시터를 형성한다.
상세하게는, 먼저 스토리지 노드 컨택을 형성하기 위하여, 워드라인(도시되지 않음) 및 비트라인이 형성된 반도체기판(100)의 일정 영역 또는 반도체기판과 접속된 컨택 플러그를 노출시키는 컨택홀을 형성한다. 다음에 컨택홀을 매립하도록 전면에 소정 두께의 도전막을 증착하는데 통상 도핑된 폴리실리콘막이 사용된다. 다음에 스토리지 노드 컨택(120) 사이를 분리시키기 위한 공정을 수행하는데, 통상 폴리실리콘 식각 가스를 사용한 에치백(etchback) 공정 또는 화학기계적연마(CMP) 공정을 통해 이루어진다.
도 2를 참조하면, 스토리지노드 컨택(120)이 형성된 반도체기판의 결과물 상에, 예를 들어 PSG(Phospho-Silicate Glass)와 PE-TEOS(Plasma Enhanced Tetra-Ethyl Ortho-Silicate)를 차례로 적층하여 스토리지전극을 형성하기 위한 몰드 절연막(도시되지 않음)을 형성한다. 상기 몰드 절연막의 두께에 따라 스토리지 전극의 높이가 결정되므로, 원하는 캐패시턴스를 얻기 위한 적절한 스토리지전극의 두께를 고려하여 상기 몰드 절연막의 두께를 적절히 조절한다.
다음에, 스토리지전극용 마스크를 사용하여 상기 몰드 절연막을 패터닝한다. 이때, 스토리지노드 컨택(120)을 포함하는 영역이 노출된다. 이어, 패터닝된 몰드 절연막을 포함하는 결과물 상에 스토리지전극용 도전막을 증착한 다음, 증착된 도전막을 패터닝하여 셀 단위로 한정된 실린더 모양의 스토리지전극(130)을 형성한다. 다음에, 상기 스토리지전극(130) 상에 유전물질막과 도전막을 증착한 다음 패터닝하여 캐패시터의 유전체막(140) 및 플레이트 전극(150)을 형성한다.
상기 유전체막(140)을 형성하기 전에, 딥 아웃(dip out) 공정을 진행하여 상기 몰드 절연막을 제거하면 내, 외면을 모두 유효 캐패시터 면적으로 사용하여 캐패시터 용량을 증가시킬 수 있는 실린더형 캐패시터를 형성할 수 있다. 상기 스토리지 전극(130)으로 실린더형 스토리지 전극을 예로 들었지만 다른 형태의 스토리지 전극일 수도 있다.
도 3a 및 도 3b를 참조하면, 상기 캐패시터들 사이 또는 캐패시터와 후속 단계에서 형성될 금속 배선층을 분리시키기 위하여, 결과물 상에 예를 들어 산화막을 증착하여 층간절연막(160)을 형성한다. 상기 층간절연막(160)은 상기 캐패시터 사이의 공간을 충분히 매립하면서 후속 단계에서 형성될 금속 배선층과도 분리시키킬 수 있을 정도의 두께, 예를 들어 대략 25,000Å 정도의 두께로 형성한다.
다음, 상기 층간절연막(160) 상에, 상기 캐패시터의 플레이트 전극(150)과 후속 금속 배선층을 접속하는 비아홀을 형성하기 위한 포토레지스트 패턴(170)을 형성한다. 이때, 상기 포토레지스트 패턴(170)은 상기 비아홀 패턴(170a) 외에도, 층간절연막(160)의 압축 스트레스를 완화시키기 위한 보조 패턴들(170b)을 포함한다. 상기 보조 패턴들(170b)은 캐패시터의 플레이트 전극과 금속 배선층을 접속시키는 비아홀과는 무관하며, 상기 층간절연막(160)에 의한 압축 스트레스와, 후속 공정에서 형성된 다층 구조의 금속 배선층에 의한 스트레스를 완화시켜 반도체기판의 휨이 발생하는 것을 방지하기 위한 것이다. 따라서, 상기 보조 패턴(170b)은 소자의 동작에 영향을 미치지 않는 영역에, 소자의 동작에 영향을 미치지 않는 크기 및 밀도로 형성하는 것이 바람직하다. 또한, 상기 보조 패턴(170b)은 라인(line) 형태로 형성할 수 있으며, 소자의 동작에 영향을 주지 않는 범위 내에서 그 길이와 폭에 제한없이 형성할 수 있다.
도 3b는 층간절연막(160)의 압축 스트레스를 완화시키기 위한 보조 패턴들(170b)이 형성되는 영역을 나타낸 도면으로, 층간절연막(160) 하부는 간략하게 나타내었다. 보조 패턴들(170b)은 소자의 동작에 영향을 미치지 않는 영역, 예를 들어 소자 형성이 완료된 후 칩이 절단되는 영역에 형성할 수 있다.
도 4를 참조하면, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 층간절연막(160)을 식각하여 비아홀을 형성한다. 다음에, 결과물 상에 배선용 금속층을 증착한 후 패터닝하여 상기 플레이트 전극에 전기적 신호를 전달하기 위한 배선층(180)을 형성한다.
이상 본 발명의 실시예를 상세히 설명하였으나 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
지금까지 설명한 바와 같이 본 발명에 의한 반도체소자의 제조방법에 따르면, 두꺼운 층간절연막을 형성한 후 금속 배선층을 연결시키기 위한 컨택홀 또는 비아홀을 형성할 때 소자의 동작에 영향을 미치지 않는 범위 내에서 보조 패턴을 형성함으로써 두꺼운 층간절연막 또는 다층 배선 금속층의 스트레스를 완화시켜 사진공정 등의 후속 공정을 용이하게 진행할 수 있게 하며, 소자의 신뢰성을 향상시킬 수 있다.

Claims (7)

  1. 하부 도전층이 형성된 반도체기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여 상부 도전층과 상기 하부 도전층을 접속시키기 위한 컨택홀을 형성하되, 상기 층간절연막의 스트레스를 완화하기 위한 보조 패턴을 함께 형성하는 단계; 및
    상기 컨택홀을 통해 상기 하부 도전층과 접속하는 상부 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 컨택 형성방법.
  2. 제1항에 있어서,
    상기 층간절연막은 5,000 ∼ 25,000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 컨택 형성방법.
  3. 제1항에 있어서,
    상기 보조 패턴은 소자의 동작에 영향을 주지 않는 영역에 형성하는 것을 특징으로 하는 반도체소자의 컨택 형성방법.
  4. 제1항에 있어서,
    상기 보조 패턴은 라인 형태를 갖도록 형성하는 것을 특징으로 하는 반도체소자의 컨택 형성방법.
  5. 제1항에 있어서,
    상기 보조 패턴은 상기 층간절연막의 스트레스를 고려하여 적절한 수와 크기로 형성하는 것을 특징으로 하는 반도체소자의 컨택 형성방법.
  6. 제1항에 있어서,
    상기 하부 도전층은 캐패시터의 플레이트 전극이고, 상기 상부 도전층은 금속 배선층인 것을 특징으로 하는 반도체소자의 컨택 형성방법.
  7. 제1항에 있어서,
    상기 하부 도전층은 제1 금속 배선층이고, 상기 상부 도전층은 제2 금속 배선층인 것을 특징으로 하는 반도체소자의 컨택 형성방법.
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