KR100787707B1 - 구리 다층 배선과 메탈 절연막 메탈 캐퍼시터를 가지는반도체 장치 형성 방법 - Google Patents

구리 다층 배선과 메탈 절연막 메탈 캐퍼시터를 가지는반도체 장치 형성 방법 Download PDF

Info

Publication number
KR100787707B1
KR100787707B1 KR1020060083063A KR20060083063A KR100787707B1 KR 100787707 B1 KR100787707 B1 KR 100787707B1 KR 1020060083063 A KR1020060083063 A KR 1020060083063A KR 20060083063 A KR20060083063 A KR 20060083063A KR 100787707 B1 KR100787707 B1 KR 100787707B1
Authority
KR
South Korea
Prior art keywords
copper
forming
metal
film
capacitor
Prior art date
Application number
KR1020060083063A
Other languages
English (en)
Inventor
곽성호
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060083063A priority Critical patent/KR100787707B1/ko
Application granted granted Critical
Publication of KR100787707B1 publication Critical patent/KR100787707B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

공정 기판에 하층 배선 패턴을 형성하는 단계, 하층 배선 패턴 위로 제1 층간 절연막을 형성하고, 제1 층간 절연막 패터닝을 통해 콘택 홀을 형성하는 단계, 콘택 홀에 구리 다마신 방법으로 콘택 플러그 및 MIM 하부 전극을 형성하는 단계, 기판 전면에 유전막 및 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막을 패터닝하여 상기 콘택 플러그 및 상기 하부 전극 위쪽에 홀이나 그루부를 형성하는 단계, 노광 공정을 통해 상기 콘택 플러그 위쪽의 유전막을 드러내고, 상기 하부 전극 위쪽의 유전막을 덮는 포토레지스트 패턴을 형성한 뒤 유전막에 대한 식각을 실시하는 단계, 포토레지스트 패턴을 제거하고 상기 홀이나 그루브를 구리 적층으로 채우는 단계를 구비하는 반도체 장치 형성 방법이 개시된다.
본 발명에 따르면, 구리 다층 배선을 형성하면서 상하층 배선을 연결하는 콘택홀 형성과 동일한 과정에서 간단한 공정 단계의 추가만으로 구리 MIM 캐퍼시터 구조를 형성할 수 있어 공정의 효율성이 제고되고, 공정 비용을 줄일 수 있게 된다.

Description

구리 다층 배선과 메탈 절연막 메탈 캐퍼시터를 가지는 반도체 장치 형성 방법{Method of fabricating semiconductor device having multi layer Cu line and MIM capacitor}
도1은 종래 기술에 따라, 구리 전극으로 MIM 캐퍼시터를 형성할 때의 MIM 캐퍼시터 형성예의 단면을 나타내는 단면도,
도2는 본 발명에 따라 얻어지는 반도체 장치의 배선 및 MIM 캐퍼시터를 나타내는 부분의 단면도,
도3 내지 도8은 본 발명의 일 실시예에 따른 반도체 장치 형성 방법의 중요 단계를 나타내는 공정 단면도이다.
본 발명은 금속/절연체/금속(MIM:Metal Insulator Metal) 캐퍼시터를 가지는 반도체 장치 형성 방법에 관한 것으로, 보다 상세하게는 다층 구리 배선과 MIM 캐퍼시터를 가지는 반도체 장치 형성 방법에 관한 것이다.
반도체 장치의 MIM 캐퍼시터 구조는 아날로그 신호를 사용하는 장비의 아날 로그 디지탈 전환 및 디지탈 아날로그 전환 기능과 관련한 반도체 장치에서 많이 사용된다. 아날로그 신호와 디지탈 신호 사이의 변환을 위해서는 캐퍼시터와 저항이 필요하며, 정보 신호 처리량을 늘리기 위해 비트 수가 높은 신호를 사용할수록 신호를 처리하는 반도체 장치는 신호의 형태에 대한 높은 변별력을 가져야 한다. 이때 반도체 장치의 변별력은 신호 처리의 기준이 안정됨을 전제로 하는 것이다. 가령, 반도체 장치의 캐퍼시터 소자가 전압이나 온도 같은 변수들에 따라 정전 용량에 차이를 보인다면 신호의 정확한 판별과 처리는 불가능하게 된다.
그런데, 반도체를 캐퍼시터 전극으로 사용할 경우, 유전막이 닿은 경계를 통한 전하 누출이 쉽게 이루어질 수 있고, 반도체의 온도 및 전압 의존성으로 인하여 정전 용량이 큰 범위에서 변하게 된다. 따라서, 반도체가 전극으로써 유전막과 닿는 구조의 캐퍼시터는 고도의 정밀성과 안정성을 요청하는 반도체 장치에서 사용되기 어렵다. 따라서, 아날로그용 반도체 장치와 같은 반도체 장치에서는 디램 같은 고집적 메모리 장치와 다른 이유로 캐퍼시터 소자에 MIM 구조를 주로 채택한다.
MIM 캐퍼시터는 알미늄 배선을 다층으로 형성하면서 상층 배선, 비아, 하층 배선 형성과 함께 캐퍼시터 하부 전극 및 상부 전극을 형성하는 방법이 많이 사용된다.
근래에, 반도체 장치의 신호에 대한 변별력과 안정성을 높이기 위해 알미늄에 비해 저항이 낮고, 높은 변별력을 가질 수 있는 구리를 배선층 및 캐퍼시터 전극 소재로 사용하는 방법이 개발되고 있다. 구리를 배선 재료로 사용할 경우, 캐퍼시터 전극도 구리를 이용하여 형성할 것이 요청된다. 그러나, 구리는 패터닝을 위한 통상의 식각이 매우 곤란하다. 따라서, 구리 배선은 절연막에 배선을 위한 홈을 형성하고, 홈을 채우도록 구리를 적층한 뒤, CMP를 사용하여 홈 외의 곳에 구리를 제거하는 다마신 방법을 주로 사용하여 형성하게 된다. 또한, 구리는 확산을 통해 인근 층간 절연막을 오염시키고 기능상 문제를 초래하므로 확산 방지막으로 커버될 필요가 있다. 결과적으로, 구리를 전극으로 사용하는 경우, 알미늄 재료를 사용하면서 배선과 함께 캐퍼시터 상부 전극 및 하부 전극을 형성하는 종래의 MIM 캐퍼시터 형성 공정을 적용하기 어렵다.
도1은 종래 기술에 따라, 구리 배선을 사용하는 반도체 장치에서 구리 전극으로 MIM 캐퍼시터를 형성할 때의 MIM 캐퍼시터 형성예의 단면을 나타내는 도면이다.
이런 구조에서는 기판(30)에 캐퍼시터가 형성되고, 캐퍼시터는 하부와 상부의 질화막들(31,33)로 싸여 있다. 캐퍼시터(43)는 베이스 산화막(35), 하부 전극(37), 유전막(39), 면적이 하부 전극에 비해 상대적으로 작은 상부 전극(41)으로 이루어지며, 캐퍼시터 상하부 전극(37,41)은 TiN 등 얇은 금속계열 막으로 형성된다. 상부 질화막들(31,33) 위에 층간 절연막(45)이 형성되고, 층간 절연막(45) 위로 그루브와 콘택 홀을 형성한 뒤 베리어 메탈(47)과 구리층(49)을 채운다. CMP를 통해 배선을 분리하면 그루브와 콘택 홀을 채우는 베리어 메탈(47)과 구리층(49)으로 이루어진 배선들이 콘택 플러그를 통해 각각 상부 및 하부 전극(37,41)과 연결된다.
그러나, 이런 구조에서는 캐퍼시터 형성을 위해 2개 이상의 노광 공정이 필 요하고, 콘택 부위에 적층 구조가 복잡해져 콘택 홀 형성이 어려워지는 단점이 있다. 또한, 캐퍼시터를 위한 다중막 적층으로 기판 전반에 단차가 발생하며, 이를 해소하기 위해 CMP 공정이나 기타 기판 평탄화 공정이 필요한 단점이 있다.
본 발명은 기존의 구리 다층 배선을 형성하면서 상하층 배선을 연결하는 콘택홀 형성과 동일한 과정에서 간단한 공정 단계의 추가만으로 구리 MIM 캐퍼시터 구조를 형성하는 것이 가능한 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.
본 발명은 정확한 신호 처리가 가능한 MIM 캐퍼시터를 간단한 공정을 통해 형성할 수 있는 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 방법은,
공정 기판에 하층 배선 패턴을 형성하는 단계, 하층 배선 패턴 위로 제1 층간 절연막을 형성하고, 제1 층간 절연막 패터닝을 통해 콘택 홀을 형성하는 단계, 콘택 홀에 구리 다마신 방법으로 콘택 플러그 및 MIM 하부 전극을 형성하는 단계, 기판 전면에 유전막 및 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막을 패터닝하여 상기 콘택 플러그 및 상기 하부 전극 위쪽에 홀이나 그루부를 형성하는 단계, 노광 공정을 통해 상기 콘택 플러그 위쪽의 유전막을 드러내고, 상기 하부 전 극 위쪽의 유전막을 덮는 포토레지스트 패턴을 형성한 뒤 유전막에 대한 식각을 실시하는 단계, 포토레지스트 패턴을 제거하고 상기 홀이나 그루브를 구리 적층으로 채우는 단계를 구비하여 이루어진다.
본 발명에서 구리 적층은 구리의 확산으로 인한 층간절연막 오염을 방지하기 위해 실리콘 질화막 등의 절연체 혹은 도전체로 확산 방지막을 기판에 콘포말하게 적층한 뒤 이루어지는 것이 통상적이며, 다마신 등의 공정을 통해 구리 패턴이 형성된 뒤에는 구리 패턴 위로 다시 층간 절연막 적층 전에 확산 방지막을 설치할 수 있다. 이런 확산 방지막 형성은 모든 구리 패턴 형성에서 공통적으로 이루어질 수 있다.
본 발명에서 유전막으로는 실리콘 질화막 등을 사용할 수 있고, 유전율이 높은 고유전막을 형성할 수도 있다.
본 발명에서 하층 배선 패턴은 통상 다마신 공정을 이용한 구리 패턴으로 이루어지며, 홀이나 그루브에 구리 적층을 실시하는 단계에 이어 구리 화학적 기계적 연마(CMP) 및 상층 금속막 적층 패터닝에 의한 상층 배선 패턴의 형성이 이어질 수도 있다. 이때 상층 금속막은 알미늄과 같은 다른 금속이 될 수 있다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.
도2는 본 발명에서 제안하고 있는 MIM 구조의 일 실시예이다. 상하층을 구리 배선으로 하고, 콘택 플러그로 연결하는 구조에 비해 1개의 추가적인 노광 공정 및 유전막 적층 공정만 있으면 이런 구조의 형성이 가능하게 된다.
도2와 같은 구조를 이루기 위해 먼저 도3과 같은 공정 기판 하부구조가 형성된다. 이 구조는 보통의 Cu 다마신 공정을 통해 이루어진다. 즉, 공정 기판(1)에 층간 절연막(101) 및 스톱퍼층(103)이 형성된 상태로 배선 패턴을 위한 포토리소그래피 공정을 통해 그루브가 형성된다. 그루브가 형성된 공정 기판에 확산 방지막(111)으로 실리콘 질화막을 얇게 적층한다. 확산 방지막이 적층된 기판에 구리가 그루브에 채워지도록 구리 적층을 실시한다. 구리는 스퍼터링으로 적층한다. 스톱퍼층(103) 위쪽에 있는 구리는 CMP 공정을 통해 제거된다. 따라서, 그루브에만 구리가 남아 하부와의 콘택을 이루거나 하층 배선 패턴(113)을 형성하게 된다. 절연막의 위쪽에 적층된 구리는 CMP 공정을 통해 제거된다.
이어서, 제1층간 절연막(121)과 제1스톱퍼막(123)을 적층 형성하고 이들 막에 대한 패터닝, 도체 확산 방지막 및 구리 적층, CMP로 이루어지는 Cu 다마신 기법을 통해 제1 층간 절연막(121)에 형성된 홀에 제1 확산 방지막(131) 및 Cu를 채워 구리 플러그(135)나 MIM 캐퍼시터 하부 전극(133)을 형성한다. 제1층간 절연막은 예를 들면 SiOC막, PSG(phosphorous silicate glass)막, BPSG(boron phosphorous silicate glass)막, USG(undoped silicate glass)막, FSG(fluorine doped silicate glass)막, HDP(high density plasma)막, PE-TEOS(plasma enhancedtera ethyl ortho silicate)막 또는 SOC(spin on glass)막과 같은 저유전율을 갖는 물질막을 사용하고 제1스톱퍼막으로는 실리콘질화막(Si3N4) 또는 실리콘 카바이드막(SiC)으로 형성할 수 있다. 제1스토퍼막은 Cu를 채운후 CMP 진행시 스톱막으로 사용된다.
도4를 참조하면, MIM의 유전막(140)으로 사용될 물질막을 증착한다. 유전막 으로는 실리콘 질화막이 통상 사용되나 경우에 따라 고유전막이 사용될 수 있다. 캐퍼시터 용량 증가를 위해 유전막 두께는 얇고 절연성은 높은 것이 바람직하다.
도5는 도4에서 제2층간절연막(150)과 제2스톱퍼막(160)을 증착 형성한 뒤의 공정 단면도이며, 도6은 MIM형성 부분(173)과 상층 배선 패턴이 형성될 부분(171)에 제2층간 절연막(150)과 제2 스토퍼막(160)을 식각한 단면도이다. 이때 유전막(140)이 식각 스토퍼로써 작용한다.
도7은 상층 배선 패턴 가운데 하층 배선 배턴과 연결을 위한 콘택 플러그가 형성될 부분만 유전막(140)을 식각하기 위해 도6 상태의 기판에 노광 공정을 실시하여 포토레지스트 패턴(180)을 형성한 상태의 공정 단면도이다.
도8은 도7의 단계에서 유전막에 대한 식각을 실시하고, 기판에 형성된 홈이나 그루브를 제2 확산 방지막(191)과 구리층으로 채우고, CMP공정을 실시하여 얻은 단면도이다. CMP공정에서 제2스토퍼막이 CMP의 식각 저지막으로 작용한다. 이런 공정을 통해 MIM 캐퍼시터 상부 전극(193) 및 상층 도전 패턴(195)를 얻는다.
본 발명에 따르면, 구리 다층 배선을 형성하면서 상하층 배선을 연결하는 콘택홀 형성과 동일한 과정에서 간단한 공정 단계의 추가만으로 구리 MIM 캐퍼시터 구조를 형성할 수 있어 공정의 효율성이 제고되고, 공정 비용을 줄일 수 있게 된다.
본 발명에 따르면, 정확한 신호 처리가 가능한 MIM 캐퍼시터를 간단한 공정을 통해 형성할 수 있게 된다.

Claims (5)

  1. 공정 기판에 하층 배선 패턴을 형성하는 단계,
    상기 하층 배선 패턴 위로 제1 층간 절연막을 형성하고, 제1 층간 절연막 패터닝을 통해 콘택 홀을 형성하는 단계,
    상기 콘택 홀에 구리 다마신 방법으로 콘택 플러그 및 메탈 절연막 메탈(MIM) 캐퍼시터 하부 전극을 형성하는 단계,
    기판 전면에 유전막 및 제2 층간 절연막을 형성하는 단계,
    상기 제2 층간 절연막을 패터닝하여 상기 콘택 플러그 및 상기 하부 전극 위쪽에 홀이나 그루부를 형성하는 단계,
    노광 공정을 통해 상기 콘택 플러그 위쪽의 상기 유전막을 드러내고 상기 하부 전극 위쪽의 상기 유전막을 덮는 포토레지스트 패턴을 형성한 뒤 상기 유전막에 대한 식각을 실시하는 단계,
    상기 포토레지스트 패턴을 제거하고 상기 홀이나 그루브를 구리 적층으로 채우는 단계를 구비하여 이루어지는, 구리 다층 배선과 메탈 절연막 메탈(MIM) 캐퍼시터를 가지는 반도체 장치 형성 방법.
  2. 제 1 항에 있어서,
    상기 구리 다마신 방법은 상기 제1 층간 절연막 패터닝을 통해 상기 제1 층간 절연막에 그루브나 홀을 형성하고, 구리층을 적층하여 상기 그루브나 홀을 채우 고, 상기 제1 층간 절연막 위쪽의 구리층을 화학적 기계적 연마(CMP)로 제거하는 부속 단계를 구비하여 이루어지는 것을 특징으로 하는 구리 다층 배선과 메탈 절연막 메탈(MIM) 캐퍼시터를 가지는 반도체 장치 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 구리층을 적층하는 단계 전이나 후에는 구리의 확산에 의한 절연막 오염을 방지하기 위한 도체 혹은 절연체 확산 방지막이 적층되는 단계가 더 구비되는 것을 특징으로 하는 구리 다층 배선과 메탈 절연막 메탈(MIM) 캐퍼시터를 가지는 반도체 장치 형성 방법.
  4. 제 1 항에 있어서,
    상기 유전막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 구리 다층 배선과 메탈 절연막 메탈(MIM) 캐퍼시터를 가지는 반도체 장치 형성 방법.
  5. 제 1 항에 있어서,
    상기 하층 배선 패턴은 구리 다마신 공정을 통해 형성되는 것을 특징으로 하는 구리 다층 배선과 메탈 절연막 메탈(MIM) 캐퍼시터를 가지는 반도체 장치 형성 방법
KR1020060083063A 2006-08-30 2006-08-30 구리 다층 배선과 메탈 절연막 메탈 캐퍼시터를 가지는반도체 장치 형성 방법 KR100787707B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060083063A KR100787707B1 (ko) 2006-08-30 2006-08-30 구리 다층 배선과 메탈 절연막 메탈 캐퍼시터를 가지는반도체 장치 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060083063A KR100787707B1 (ko) 2006-08-30 2006-08-30 구리 다층 배선과 메탈 절연막 메탈 캐퍼시터를 가지는반도체 장치 형성 방법

Publications (1)

Publication Number Publication Date
KR100787707B1 true KR100787707B1 (ko) 2007-12-21

Family

ID=39147663

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060083063A KR100787707B1 (ko) 2006-08-30 2006-08-30 구리 다층 배선과 메탈 절연막 메탈 캐퍼시터를 가지는반도체 장치 형성 방법

Country Status (1)

Country Link
KR (1) KR100787707B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104103622A (zh) * 2013-04-02 2014-10-15 中芯国际集成电路制造(上海)有限公司 一种mim电容器及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060075887A (ko) 2004-12-29 2006-07-04 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법
KR20070013572A (ko) * 2005-07-26 2007-01-31 매그나칩 반도체 유한회사 다마신 공정에 의해 형성된 캐패시터와 금속 배선을 갖는반도체 소자

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060075887A (ko) 2004-12-29 2006-07-04 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법
KR20070013572A (ko) * 2005-07-26 2007-01-31 매그나칩 반도체 유한회사 다마신 공정에 의해 형성된 캐패시터와 금속 배선을 갖는반도체 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104103622A (zh) * 2013-04-02 2014-10-15 中芯国际集成电路制造(上海)有限公司 一种mim电容器及其制作方法

Similar Documents

Publication Publication Date Title
KR100428789B1 (ko) 금속/절연막/금속 캐퍼시터 구조를 가지는 반도체 장치 및그 형성 방법
US10153338B2 (en) Method of manufacturing a capacitor
KR100422597B1 (ko) 다마신 공정에 의해 형성된 캐패시터와 금속배선을 가지는반도체소자
KR100585115B1 (ko) 금속-절연체-금속 커패시터를 포함하는 반도체 소자 및 그제조방법
US8237208B2 (en) Semiconductor device including hydrogen barrier film for covering metal-insulator-meal capacitor and method of manufacturing the same
JP2007221161A (ja) 半導体デバイスで用いられるキャパシタとその製造方法
US20120153434A1 (en) Metal-insulator-metal capacitors with high capacitance density
US10998396B2 (en) Semiconductor structure and method for forming a semiconductor structure
KR100835409B1 (ko) 다마신 ｍｉｍ형 커패시터를 갖는 반도체 소자의 제조방법
KR100572829B1 (ko) 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법
US7169680B2 (en) Method for fabricating a metal-insulator-metal capacitor
KR100787707B1 (ko) 구리 다층 배선과 메탈 절연막 메탈 캐퍼시터를 가지는반도체 장치 형성 방법
JP2004079924A (ja) 半導体装置
KR100650192B1 (ko) 반도체 소자 및 그의 형성 방법
KR100457044B1 (ko) 반도체 소자의 제조 방법
KR101044612B1 (ko) 반도체 소자의 제조 방법
KR100569571B1 (ko) 반도체 소자 제조 방법
KR100572830B1 (ko) 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법
KR100400035B1 (ko) 균일한 접촉 저항을 갖는 콘택을 구비한 반도체 소자 및그의 제조방법
KR100779343B1 (ko) 엠아이엠 캐퍼시터를 가지는 반도체 장치 및 그 형성 방법
KR20020086100A (ko) 다층 배선의 콘택 형성 방법
KR100731138B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 형성방법
KR20020017264A (ko) 반도체장치의 제조방법
KR20040085716A (ko) 반도체 소자 제조 방법
KR20060074483A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20111121

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee