KR100457044B1 - 반도체 소자의 제조 방법 - Google Patents

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KR100457044B1
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Abstract

수용성 폴리머를 사용하여 사진 식각 공정의 초점 심도(DOF)를 향상시키고 충분한 공정 마진을 확보할 수 있는 반도체 소자의 제조 방법이 개시된다. 반도체 기판 상에 도전성 패턴이 마련된 제1 절연막을 형성한 후, 제1 절연막 상에 적어도 하나의 저지막 및 절연막을 교대로 형성한다. 상기 절연막에 금속 배선을 위한 트렌치 또는 콘택을 위한 비어홀을 형성한 다음, 트렌치 또는 비어홀을 충진막으로 매립한다. 상기 충진막 상에 포토 레지스트막을 형성하고, 이를 패터닝하여 포토 레지스트 패턴을 형성하면서 수용성 폴리머로 이루어진 충진막을 제거한다. 충진막 상에 형성되는 포토 레지스트막의 두께를 종래의 경우에 비하여 현저하게 낮출 수 있기 때문에 포토 레지스트막의 사진 식각 공정의 초점 심도를 향상시킬 수 있으며, 공정 마진을 충분하게 확보할 수 있다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 비어홀 및 트렌치에 각기 콘택 및 금속 배선을 형성하는 듀얼 다마신(dual damascene) 공정을 이용하여 반도체 소자를 제조하는 방법에 관한 것이다.
현재, 일상 생활에서 반도체 소자들을 이용한 전기ㆍ전자 장치들은 이제 삶의 일부가 되고 있다. 특히, 컴퓨터를 이용하여 처리하는 작업의 경우에는 일의 양과 복잡성이 빠른 속도로 증가하고 있기 때문에 보다 빠른 처리 속도 및 보다 큰 메모리 용량을 갖는 컴퓨터에 대한 수요가 급속도로 증가하고 있다. 이러한 사회적 수요로 인하여 보다 고집적화된 마이크로 칩(microchip)의 개발이 지속적으로 요구되고 있다.
일반적으로 RAM(Random Access Memory) 칩의 메모리 능력은 경험칙인 Moores의 법칙에 의하여 표현되어 진다. Moores의 법칙은 메모리 칩의 일반적인 경향을 나타낸 것으로써, RAM 칩의 메모리 용량이 대체로 3년마다 4배 정도씩 증가한다는 것을 그 내용으로 한다. 약 4배 정도의 메모리 용량의 증가는 새로운 세대의 칩이 출현할 때마다 소자의 사이즈의 감소와 동시에 그 만큼의 실리콘 칩의 길이 증가에 의하여 이루어진다. 실리콘 칩 내에 집적되는 소자의 크기가 점점 작아짐에 따라 연결 라인(interconnect line)들의 상대적인 거리 역시 감소하게 된다.
그러나, 연결 라인들 사이의 거리가 감소하면서 라인들 서로 영향을 미치기 시작하며, 연결 라인들 사이의 거리가 소정의 값 이하가 되면 반도체 소자 전체의신호 지연을 야기한다. 반도체 칩의 신호 처리 속도를 향상시키기 위한 방안 가운데 하나로서 배선으로 사용되는 금속의 비저항을 감소시키는 것이 요구된다.
최근까지는, 반도체 소자의 연결 라인의 재료로서 약 2.66μΩ㎝ 정도의 비저항을 갖는 알루미늄(Al) 또는 알루미늄 합금을 사용하였다. 그러나, 1998년 IBM에서 약 1.65 μΩ㎝ 정도로 알루미늄에 비하여 훨씬 낮은 비저항을 가지는 구리(Cu)를 이용하여 금속 배선을 형성하는 방법을 개시한 이래로 현재는 구리를 사용하여 반도체 소자의 금속 배선을 형성하는 방법에 대하여 많은 연구가 진행되고 있다. 그러나, 구리는 실리콘 또는 대부분의 금속막에서 빠르게 확산되기 때문에 종래의 사진 식각 공정을 적용할 수 없으므로 일반적으로 다마신(damascene)공정에 의해 금속 배선을 형성하게 된다. 이러한 다마신 공정을 사용하여 구리로 구성된 금속 배선을 형성할 경우에는 금속 배선 및 콘택을 동시에 형성할 수 있는 듀얼 다마신(dual damacine)공정을 이용하는 것이 보다 경제으로 이점을 가지게 된다.
전술한 바와 같이 구리를 사용하여 듀얼 다마신 공정에 의해 반도체 소자를 제조하는 방법은 Chang-Ming Dai 등에게 허여된 미국특허 제 5,935,762호, 국내 공개특허 제 2002-66567호(발명의 명칭: 구리 다층 배선을 가지는 반도체 장치 및 그 형성 방법) 및 국내 공개특허 제2002-55889호(발명의 명칭: 반도체 소자의 금속 배선 및 커패시터 제조 방법)에 제시되어 있다.
도 1a 내지 도 1e는 종래의 듀얼 다마신 공정을 이용하여 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 1a를 참조하면, 먼저 반도체 기판(10) 상에 도전성 패턴(20)이 매립되어 있는 그루브(groove) 또는 트렌치(trench)를 구비하는 제1 절연막(15)을 형성한다. 제1 절연막(15)에 형성된 도전성 패턴(20)의 상면은 제1 절연막(15)의 표면을 통하여 노출된다.
이어서, 제1 절연막(15) 상에 베리어(barrier)막(25)을 형성한 다음, 베리어막(25)의 상부에 순차적으로 제2 절연막(30)과 약 3.5 이하의 유전상수를 가지는 저유전성 물질로 구성된 제3 절연막(35)을 적층한다.
제2 절연막(30)에는 후속 공정을 통하여 도전성 패턴과 금속 배선을 전기적으로 연결하기 위한 비어홀들이 형성되며, 이 때 제2 절연막(30)은 비어홀들을 절연하는 역할을 수행한다. 한편, 제3 절연막(35)에는 후속 공정을 통해 금속 배선이 위치하는 트렌치가 형성되며, 이 경우 제3 절연막(35)은 금속 배선들을 절연하는 역할을 하게 된다. 이를 위하여, 제3 절연막(35)은 인접하는 금속 배선들 사이에서 커패시턴스(capacitance)가 증가하는 것을 방지할 수 있도록 탄소(C) 또는 산소(O2)를 포함하는 저유전성 물질을 사용하여 형성한다.
도 1b를 참조하면, 제3 절연막(35) 상에 제1 포토 레지스트막(도시되지 않음)을 도포한 다음, 제1 포토 레지스트막을 패터닝하여 제2 절연막(30)에 비어홀(45)을 형성하기 위한 제1 포토 레지스트 패턴(40)을 형성한다.
계속하여, 제1 포토 레지스트 패턴(40)을 식각 마스크로 이용하여 제3 절연막(35) 및 제2 절연막(30)을 부분적으로 식각하여 제1 절연막(15)에 매립되어 있는도전성 패턴(20) 상의 베리어막(25)을 노출시키도록 비어홀(45)을 형성한 후, 제1 포토 레지스트 패턴(40)을 제거한다.
도 1c를 참조하면, 상기 비어홀(45)을 채우면서 제3 절연막(35) 상에 제2 포토 레지스트막(50)을 스핀 코팅 방법으로 도포한다. 이 경우, 제2 포토 레지스트막(50)은 제3 및 제2 절연막(35, 30)을 통하여 형성된 비어홀(45) 내에도 형성되기 때문에 제2 포토 레지스트막(50)은 전체적으로 매우 두꺼운 두께(Tpr)를 가지게 된다.
도 1d를 참조하면, 제2 포토 레지스트막(50)을 사진 식각 방법에 따라 패터닝하여 제3 절연막(35) 상에 트렌치를 형성하기 위한 제2 포토 레지스트 패턴(55)을 형성한다.
이어서, 제2 포토 레지스트 패턴(55)을 식각 마스크로 이용하여 제3 절연막(35)을 부분적으로 식각하여 제3 절연막(35)에 상기 비어홀(45)과 중첩되는 부분을 가지는 라인 형태의 트렌치(60)를 형성한다. 제3 절연막(35)에 형성된 트렌치(60)는 비어홀(45)보다 더 넓은 사이즈로 형성되며, 트렌치(60)에는 후속 공정을 통하여 상부의 금속 배선이 형성된다. 이 경우, 제1 절연막(15) 상의 베리어막(25)도 부분적으로 식각되어 제1 절연막(15)에 매립된 도전성 패턴(20)의 상면이 노출된다.
도 1e를 참조하면, 상기 제2 포토 레지스트 패턴(55)을 제거한 다음, 제3 절연막(35)에 형성된 트렌치(60) 및 제2 절연막(30)에 형성된 비어홀(45)을 채우면서제3 절연막(35) 상에 스퍼터링. 화학 기상 증착(CVD) 또는 전기 도금 방법 등을 이용하여 구리(Cu)층을 형성한다.
계속하여, 트렌치(60) 및 비어홀(45)에만 구리층이 남아 있도록 제3 절연막(35) 상의 구리층을 화학 기계적 연마(CMP) 공정으로 연마하여 제1 절연막(15)에 형성된 도전성 패턴(20)에 전기적으로 연결되는 콘택(65) 및 구리로 구성된 금속 배선(70)을 형성한다.
그러나, 전술한 종래의 듀얼 마마신 공정을 이용한 반도체 소자의 제조 방법에 있어서, 금속 배선이 위치하는 트렌치을 형성하기 위하여 절연막 상에 도포되는 포토 레지스트막의 높이가 지나치게 높아지기 때문에 사진 식각 공정을 통하여 포토 레지스트막의 패터닝할 때, 충분한 초점 심도(Deep Of Focus; DOF) 마진을 갖지 못하여 포토 레지스트 패턴이 원하는 형상과 치수를 갖지 못하게 되는 문제점이 있다. 즉, 도 1c에 도시한 바와 같이, 금속 배선이 위치하는 트렌치나 비어홀의 형성을 위한 식각 마스크로 기능하는 포토 레지스트 패턴을 제작하기 위하여, 포토 레지스트막(50)이 지나치게 두꺼운 두께(Tpr)로 도포되기 때문에 포토 레지스트막(50)을 노광 및 현상하여 포토 레지스트 패턴을 형성할 때, 초점 심도(DOF)의 마진이 너무 작아져 초점 심도(DOF)가 현저하게 저하되는 현상이 발생한다. 이와 같은 상태에서 형성되는 포토 레지스트 패턴은 원하는 치수와 형상을 갖기 어렵기 때문에 트렌치 또는 비어홀도 정확한 치수로 형성되기 어려우며 이는 결국 반도체 소자의 제조 공정의 수율의 저하를 야기하게 된다.
만일, 포토 레지스트막의 두께(Tpr)를 낮출 경우에는 비록 사진 식각 공정에서 포토 레지스트의 초점 심도(DOF)를 향상시킬 수는 있으나, 이에 반하여 포토 레지스트막의 식각 내성이 저하되는 또 다른 문제가 발생한다.
따라서, 본 발명의 일 목적은 듀얼 다마신 공정에 따라 트렌치 또는 비어홀에 충진막을 개재하여 포토 레지스트막의 두께를 줄이고 초점 심도(DOF)를 향상시켜 충분한 공정 마진을 확보할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 듀얼 다마신 공정을 통해 트렌치 또는 비어홀에 충전막을 개재시켜 원하는 사이즈로 포토 레지스트 패턴을 형성하여 트렌치 또는 비어홀을 정확한 치수로 형성함으로써 공정 수율을 향상시킬 수 있는 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법을 제공하는 것이다.
도 1a 내지 도 1e는 종래의 듀얼 다마신 공정을 이용하여 반도체 소자를 제조하는 단면도들이다.
도 2a 내지 도 2i는 본 발명에 따른 듀얼 다마신 공정을 적용하여 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 설명>
100, 200：반도체 기판 105, 205：제1 절연막
110, 210：도전성 패턴 115, 215：제1 저지막
120, 220：제2 절연막 125, 225：제2 저지막
130, 230：제3 절연막 135, 235：캡핑막
140, 240：제2 포토 레지스트 패턴 145, 265：비어홀
150, 250：충진막 155, 255：제2 포토 레지스트막
160, 260：제2 포토 레지스트 패턴 165, 245：트렌치
170, 270：금속 배선 175, 275：콘택
상술한 본 발명의 목적들을 달성하기 위하여 본 발명에 따르면, 반도체 기판 상에 도전성 패턴이 형성된 제1 절연막을 형성하는 단계, 상기 제1 절연막 상에 적어도 하나의 저지막 및 절연막을 교대로 형성하는 단계, 상기 절연막에 금속 배선을 위한 트렌치 또는 콘택을 위한 비어홀을 형성하는 단계, 상기 트렌치 또는 비어홀을 충진막으로 매립하는 단계, 상기 충진막 상에 포토 레지스트막을 형성하는 단계, 그리고 상기 포토 레지스트막을 패터닝하여 포토 레지스트 패턴을 형성하고,상기 충진막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다. 이 경우, 수용성 폴리머로 이루어진 상기 충진막은 포토 레지스트 패턴을 형성하는 동안 제거된다.
본 발명의 일면에 있어서, 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법은 반도체 기판 상에 도전성 패턴이 형성된 제1 절연막을 형성하는 단계, 상기 제1 절연막 상에 제1 저지막, 제2 절연막, 제2 저지막, 제3 절연막 및 캡핑막을 순차적으로 형성하는 단계, 상기 캡핑막 상에 제1 포토 레지스트막을 형성하고, 상기 제1 포토 레지스트막을 패터닝하여 제1 포토 레지스트 패턴을 형성하는 단계, 상기 제1 포토 레지스트 패턴을 마스크로 이용하여 상기 캡핑막, 상기 제3 절연막, 상기 제2 저지막, 상기 제2 절연막 및 상기 제1 저지막을 부분적으로 식각하여 상기 도전성 패턴을 노출시키는 비어홀을 형성하는 단계, 상기 비어홀을 채우면서 상기 제3 절연막 상에 충진막을 형성하는 단계, 상기 충진막 상에 제2 포토 레지스트막을 형성하는 단계, 상기 제2 포토 레지스트막을 패터닝하여 제2 포토 레지스트 패턴을 형성하면서 상기 충진막을 제거하는 단계, 상기 제2 포토 레지스트 패턴을 마스크로 이용하여 상기 캡핑막, 상기 제3 절연막 및 상기 제2 저지막을 식각하여 상기 비어홀과 부분적으로 중첩되는 트렌치를 형성하는 단계, 그리고 상기 트렌치에 금속 배선을 형성하고 상기 비어홀에 상기 도전성 패턴에 연결되는 콘택을 형성하는 단계를 통하여 달성된다.
또한, 본 발명의 다른 면에 있어서, 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법은 반도체 기판 상에 도전성 패턴이 형성된 제1 절연막을 형성하는 단계, 상기 제1 절연막 상에 제1 저지막, 제2 절연막, 제2 저지막, 제3 절연막 및 캡핑막을 순차적으로 형성하는 단계, 상기 캡핑막 상에 제1 포토 레지스트막을 형성하고, 상기 제1 포토 레지스트막을 패터닝하여 제1 포토 레지스트 패턴을 형성하는 단계, 상기 제1 포토 레지스트 패턴을 마스크로 이용하여 상기 캡핑막, 상기 제3 절연막 및 상기 제2 저지막을 부분적으로 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 채우면서 상기 제3 절연막 상에 충진막을 형성하는 단계, 상기 충진막 상에 제2 포토 레지스트막을 형성하는 단계, 상기 제2 포토 레지스트막을 패터닝하여 제2 포토 레지스트 패턴을 형성하면서 상기 충진막을 제거하는 단계, 상기 제2 포토 레지스트 패턴을 마스크로 이용하여 상기 캡핑막, 상기 제2 절연막 및 상기 제1 저지막을 식각하여 상기 트렌치와 부분적으로 중첩되며 상기 도선성 패턴을 노출시키는 비어홀을 형성하는 단계, 그리고 상기 트렌치에 금속 배선을 형성하고 상기 비어홀에 상기 도전성 패턴에 연결되는 콘택을 형성하는 단계를 통하여 달성된다.
본 발명에 따르면, 듀얼 다마신 공정을 이용하여 반도체 소자를 제조하는 동안 트렌치 또는 비어홀에 먼저 수용성 폴리머로 이루어진 충진막을 채운 다음, 충진막 상에 포토 레지스트막을 도포하고 이를 패터닝하여 트렌치 또는 비어홀을 형성하기 위한 포토 레지스트 패턴을 제작한다. 따라서, 충진막 상에 형성되는 포토 레지스트막의 두께를 종래의 경우에 비하여 현저하게 낮출 수 있기 때문에 포토 레지스트막의 사진 식각 공정의 초점 심도를 향상시킬 수 있으며, 공정 마진을 충분하게 확보할 수 있다. 또한, 포토 레지스트 패턴을 원하는 형상 및 치수로 조절하여 트렌치 및 비어홀을 정확한 치수로 형성할 수 있으므로 공정 수율을 향상시킬수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법에 대하여 상세하게 설명하지만 본 발명이 하기의 실시예들에 의해 제한되거나 한정되는 것은 아니다.
도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 듀얼 다마신 공정을 이용한 반도체 소자의 제조 공정을 설명하기 위한 단면도들을 도시한 것이다.
일반적으로, 반도체 소자에 있어서 듀얼 다마신 구조는 하부의 도전체와의 전기적 연결을 위한 콘택이 형성되는 부분인 비어홀과 금속 배선이 형성되는 부분인 트렌치(tranch)가 형성된 구조를 말한다. 이러한 듀얼 다마신 구조는 대체로 비어홀을 먼저 형성한 후 트렌치를 형성하는 방법, 반대로 트렌치를 먼저 형성한 다음 비어홀을 형성하는 방법 또는 비어홀 및 트렌치를 동시에 형성하는 방법 등에 의해 형성된다. 듀얼 다마신 구조를 형성하는 방법은 사진 식각 공정을 비어홀 또는 트렌치 가운데 어느 것을 먼저 형성하는 가에 따라 구분되며, 듀얼 다마신 구조는 형성되는 트렌치와 비어홀의 사이즈와 트렌치와 비어홀 사이의 미스 얼라인(misalign) 허용 정도 등에 따라 적절한 방법을 선택하여 형성된다.
본 발명의 일 실시예에서는 비어홀을 먼저 형성하고 트렌치를 형성하는 방법을 중심으로 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법을 설명한다.
도 2a를 참조하면, 반도체 기판(100) 상에 제1 절연막(105)을 형성한 다음, 제1 절연막(150)의 소정 부분을 식각하여 제1 절연막(105)에 그루브 또는 트렌치(도시되지 않음)를 형성한다.
이어서, 상기 그루브 혹은 트렌치를 채우면서 제1 절연막(105) 상에 도전성 물질층을 적층한 후, 도전성 물질층을 에치백(etch bcak) 또는 화학 기계적 연마(CMP) 공정으로 연마하여 제1 절연막(105)의 트렌치에 매립되는 도전성 패턴(110)을 형성한다. 이 때, 도전성 패턴(110)의 상면은 제1 절연막(105) 상에 노출된다.
한편, 전술한 바와 반대의 방법에 따라 절연막이 형성된 반도체 기판(100) 상에 먼저 도전성 패턴(110)을 형성한 다음, 도전성 패턴(110) 상에 제1 절연막(105)을 도포하고, 에치백 또는 화학 기계적 연마 방법으로 제1 절연막(105)을 식각하여 도전성 패턴(110)이 제1 절연막(105)의 표면으로 노출되도록 형성할 수도 있다.
도 2b를 참조하면, 도전성 패턴(110)이 형성된 제1 절연막(105) 상에 탄화규소(SiC)와 같은 탄소나 탄소 화합물을 포함하는 비산화물계 물질을 사용하여 제1 저지막(115)을 형성한 후, 제1 저지막(115)의 상부에 제2 절연막(120)을 형성한다.
제1 저지막(115)은 후속하여 진행되는 트렌치 및 비어홀을 형성하기 위한 식각 공정에서 식각 종료점을 나타냄과 동시에 그 하부에 위치하는 도전성 패턴(110)을 보호하는 역할을 수행한다. 이 때, 제1 저지막(115)은 그 상부에 형성되는 제2 절연막(120)에 대하여 보다 큰 식각 선택비를 가진다. 따라서, 후속하는 식각 공정 동안 제2 절연막(120)을 식각할 경우에 제2 절연막(120)이 빠르게 식각되는 것에 비하여 제1 저지막(115)은 매우 느린 속도로 식각된다.
상기 제2 절연막(120)에는 후속 공정에서 도전성 패턴(110)과 전기적으로 연결되는 콘택이 위치하는 비어홀이 형성되며, 이 경우 제2 절연막(120)은 인접하는 비어홀들을 전기적으로 절연시키는 역할을 수행한다.
도 2c를 참조하면, 제2 절연막(120) 상에 순차적으로 질화규소(SiN) 또는 탄화규소(SiC)와 같은 탄소나 탄소 화합물을 포함하는 비산화물계 물질로 구성된 제2 저지막(125)과 저유전 물질을 포함하는 산화물계 절연 물질로 이루어진 제3 절연막(130)을 형성한다.
제3 절연막(130)에는 제2 절연막(120)에 형성되는 비어홀과 부분적으로 연통되어 금속 배선이 위치하는 트렌치가 형성되며, 이 경우 제3 절연막(130)은 인접하는 트렌치들을 서로 전기적으로 절연시키는 기능을 수행한다. 이 경우, 제3 절연막(130)에 의해 이격되는 금속 배선들 사이의 간격이 작기 때문에, 인접하는 금속 배선들 사이에는 금속 배선, 제3 절연막(130) 및 금속 배선으로 구성되는 기생 커패시터가 형성될 가능성이 매우 높아진다. 이러한 기생 커패시터는 반도체 소자의 응답 속도를 저하시키기 때문에 소자의 응답 속도 및 신뢰성 향상을 위서는 기생 커패시터의 커패시턴스를 최소화할 것이 요구된다. 따라서, 제3 절연막(130)을 약 3.5 이하의 유전 상수를 가지는 저유전 물질을 포함하는 산화물계 절연 물질로 형성할 경우, 제3 절연막(130)의 유전율을 감소시켜 기생 커패시턴스를 최소화할 수 있다. 제3 절연막(130)을 구성하는 절연 물질로는 SiOC와 같은 탄소 또는 탄소 화합물이 도핑된 산화물(carbon-doped oxide), SiOH 등의 수소계 산화물(hydrogen silsesquioxane), 또는 SiOCH3를 포함하는 메틸계 산화물(methylsilsesquioxane)을 사용하여 형성할 수 있다.
한편, 제2 저지막(125)은 제3 절연막(130)에 트렌치를 형성하기 위하여 제3 절연막(130)을 식각하는 공정 동안 정확한 지점까지 식각이 수행될 수 있도록 식각 종료점을 표시하게 된다. 그러나, 반도체 소자의 전체적인 제조 공정의 간략화를 위하여 제2 저지막(125)은 형성되지 않을 수도 있다.
도 2d를 참조하면, 제3 절연막(130) 상에 탄소나 탄소 화합물을 포함되지 않은 비탄소산화물계 절연 물질을 사용하여 캡핑막(135)을 형성한다. 예를 들면, 도핑되지 않은 산화막인 SiO2, PEOX, USG 또는 TEOS를 사용하여 캡핑막(135)을 형성할 수 있으며, 또한 비탄소계 물질이 도핑된 산화막인 SiOF를 사용하여 캡핑막(135)을 형성할 수도 있다.
상기 캡핑막(135)은 탄소 또는 탄소 화합물을 포함하지 않는 산화물계 물질로 이루어지기 때문에 탄소 또는 탄소 화합물을 포함하는 비산화물계 절연물질로 구성된 제1 저지막(115)에 대하여 식각 가스에 따라 식각 선택비의 조절이 가능하게 된다. 즉, 탄소 또는 탄소 화합물을 식각하지 않는 식각 가스를 사용할 경우에는 제1 저지막(115)은 거의 식각되지 않는 상태로 캡핑막(135)만을 식각할 수 있게 된다.
이어서, 상기 캡핑막(135) 상에 제1 포토 레지스트막(도시되지 않음)을 도포한 다음, 제1 포토 레지스트막을 노광, 현상 및 세정을 포함하는 사진 식각 공정을 통하여 패터닝함으로써, 캡핑막(135) 상에 비어홀(145)을 형성하기 위한 제1 포토레지스트 패턴(140)을 형성한다.
계속하여, 상기 제1 포토 레지스트 패턴(140)을 식각 마스크로 사용하여 아래에 도전성 패턴(110)이 위치하는 제1 저지막(115)의 일부가 노출되도록 캡핑막(135), 제3 절연막(130), 제2 저지막(125) 및 제2 절연막(120)을 부분적으로 식각하여 제2 절연막(120)에 콘택이 위치하는 비어홀(145)을 형성한다.
도 2e를 참조하면, 상기 제1 포토 레지스트 패턴(140)을 애싱 및 스트리핑 공정을 통하여 제거한 다음, 비어홀(145)을 채우면서 캡핑막(135) 상에 충진막(150)을 형성한다.
충진막(150)은 제2 포토 레지스트막(155)을 현상하여 제2 포토 레지스트 패턴(160)을 형성하는 동안 대부분이 제거될 수 있도록 수용성 폴리머를 사용하여 형성한다. 본 실시예에 있어서, 충진막(150)을 구성하는 수용성 폴리머로는 폴리부타디엔(polybuthadiene), 폴리비닐알코올(polyvinylalcohol), 카르복시메틸셀룰로오스(carboxymethylcellulose), 폴리아크릴산(polyacrylic acid), 폴리아크릴아미드(polyacrylamide), 폴리비닐피롤리돈(polyvinylpyrrolidone), 폴리에틸렌옥시드(polyethyleneoxide), 또는 수용성 폴리우레탄(polyurethane) 가운데 하나의 폴리머를 사용하거나 또는 두 가지 이상의 폴리머를 혼합하여 사용할 수 있다.
이러한 충진막(150)을 통하여 그 상부에 형성되는 제2 포토 레지스트막(155)의 두께(Tpr)를 크게 낮출 수 있기 때문에 사진 식각 공정을 통해 제2 포토 레지스트막(155) 패터닝하는 동안 제2 포토 레지시트 패턴(160)의 식각 내성을 저하시키지 않고 초점 심도(DOF)를 향상시킬 수 있다.
이어서, 상기 충진막(150) 상에 제2 포토 레지스트막(155)을 스핀 코팅 방법으로 형성한다. 이 때, 충진막(150)이 비어홀(145)을 포함하여 캡핑막(135), 제3 절연막(130), 제2 저지막(125) 및 제2 절연막(120)의 식각된 부분들을 채우고 있기 때문에 제2 포토 레지스트막(155)은 종래의 경우에 비하여 현저하게 낮아진 두께(Tpr)를 가지게 된다.
도 2f를 참조하면, 제2 포토 레지스트막(155)을 사진 식각 공정에 따라 노광, 현상 및 세정하여 캡핑막(135)의 상부에 트렌치를 형성하기 위한 제2 포토 레지스트 패턴(160)을 형성한다.
상기 제2 포토 레지스트막(155)의 현상 및 세정 공정 동안 비어홀(145)을 포함하여 캡핑막(135), 제3 절연막(130), 제2 저지막(125) 및 제2 절연막(120)의 식각된 부분들을 채우고 있는 충진막(150)이 수용성 폴리머로 이루어져 있기 때문에 충진막(150)의 대부분은 제거되어 제2 포토 레지스트 패턴(160)의 하부에만 충진막(150)이 부분적으로 잔류하게 된다. 따라서, 제2 포토레지스트 패턴(160)의 형성 시에 후속하는 식각 공정 동안 제2 포토 레지스트 패턴(160)의 식각 내성을 저하시키는 현상을 유발함이 없이 사진 식각 공정의 초점 심도(DOF)를 충분히 향상시킬 수 있다.
도 2g를 참조하면, 제2 포토 레지스트 패턴(160)을 식각 마스크로 이용하여캡핑막(135), 제3 절연막(130) 및 제2 저지막(125)을 부분적으로 식각하여 제3 절연막(165)에 비어홀(145)에 부분적으로 연통되는 트렌치(165)를 형성한다. 이 때, 제1 저지막(115)도 부분적으로 식각되어 제1 절연막(105)에 매립된 도전성 패턴(110)이 노출된다. 또한, 제1 저지막(115)만을 별도로 부분적으로 식각하여 도전성 패턴(110)을 노출시킬 수도 있다.
도 2h를 참조하면, 제2 포토 레지스트 패턴(160)을 애싱 및 스트립 공정을 통하여 제거한다. 이 때, 제2 포토 레지스트 패턴(160)을 제거하는 동안 제2 포토 레지스트 패턴(160) 아래에 부분적으로 잔류하는 충진막(150)도 완전히 제거된다. 제3 절연막(130)에 형성되는 트렌치(165)는 제2 절연막(120)에 형성된 비어홀(145)과 부분적으로 중첩되면서 라인형으로 형성되며, 트렌치(165)에는 금속 배선이 형성된다. 따라서, 반도체 기판(100) 상에 금속 배선 및 콘택을 형성하기 위한 트렌치(165) 및 비어홀(145)을 포함하는 듀얼 다마신 구조가 형성된다.
도 2i를 참조하면, 상기 트렌치(165) 및 비어홀(145)을 채우면서 캡핑막(135) 상에 구리(Cu)와 같은 금속을 스퍼터링 방법, 화학 기상 증착 방법, 또는 전기 도금 방법을 이용하여 증착하여 금속층을 형성한 다음, 증착된 금속층을 화학 기계적 연마 공정으로 연마하여 비어홀(145) 및 트렌치(165)에 각기 구리로 이루어져 제1 절연층(105)의 도전성 패턴(110)에 전기적으로 연결되는 콘택(175) 및 금속 배선(170)을 형성한다. 이 때, 제3 절연막(130) 및 금속 배선(170)의 상면이 노출될 때까지 화학 기계적 연마(CMP) 공정을 진행하는 동안 제3 절연막(130) 상의 캡핑막(135)이 모두 연마되어 제거된다. 캡핑막(135)이 전부 제거될 경우에는저유전 물질을 포함하는 제3 절연막(130)에 의해 금속 배선(170)들이 서로 절연되어 금속 배선(170) 사이의 커패시턴스를 감소시킬 수 있다.
한편, 상기 캡핑막(135)이 제3 절연막(130)상에 부분적으로 남아 있도록 상기 금속층을 연마하여 금속 배선(170)을 형성할 수도 있으며, 이에 따라 금속층의 과도한 연마에 의해 제3 절연막(130)과 금속 배선(170)이 손상을 입는 것을 방지할 수 있다. 그러나, 화학 기계적 연마 공정에 의하여 제3 절연막(130) 및 금속 배선(170)에 손상을 입히지 않으면서 상기 캡핑막(135)을 모두 제거하는 것이 바람직하다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
본 실시예에 따르면, 전술한 바와는 달리 금속 배선을 위한 트렌치를 먼저 형성한 다음 콘택이 위치하는 비어홀을 형성하여 듀얼 다마신 구조를 완성한다. 본 실시예에 있어서, 반도체 기판 상에 각 박막들을 적층하는 공정은 전술한 바와 동일하므로 트렌치 및 비어홀을 형성하는 공정을 중심으로 설명한다.
도 3a를 참조하면, 반도체 기판(200) 상에 형성되며, 도전성 패턴(210)이 매립된 제1 절연막(205) 상에 순차적으로 제1 저지막(215), 제2 절연막(220), 제2 저지막(225), 제3 절연막(230) 및 캡핑막(235)을 형성한다.
이어서, 캡핑막(235) 상에 제1 포토 레지스트막(도시되지 않음)을 도포하고, 제1 포토 레지스트막을 패터닝하여 트렌치 형성을 위한 제1 포토 레지스트 패턴(240)을 형성한다.
계속하여, 제1 포토 레지스트 패턴(240)을 식가 마스크로 이용하여 캡핑막(235), 제2 절연막(230) 및 제2 저지막(225)을 부분적으로 식각하여 제3 절연막(230)에 금속 배선이 위치하는 트렌치(245)를 형성한다.
도 3b를 참조하면, 상기 트렌치(245)를 채우면서 상기 캡핑막(235) 상에 수용성 폴리머로 이루어진 충진막(250)을 형성한 다음, 상기 충진막(250) 상에 제2 포토 레지스트막(255)을 형성한다. 이 때, 전술한 바와 같이 상기 충진막(250)은 폴리부타디엔, 폴리비닐알코올, 카르복시메틸셀룰로오스, 폴리아크릴산, 폴리아크릴아미드, 폴리비닐피롤리돈, 폴리에틸렌옥시드 및 수용성 폴리우레탄으로 이루어진 그룹 중에서 선택된 어느 하나 이상을 사용하여 형성된다.
본 실시예에 있어서, 수용성 폴리머로 이루어진 충진막(250)으로 인하여 제2 포토 레지스트막(255)이 얇은 두께로 형성되어 초점 심도(DOF)가 향상되고 공정 마진을 충분히 확보할 수 있다는 점은 상술한 바와 같다.
도 3c를 참조하면, 상기 제2 포토 레지스트막(255)을 노광, 현상 및 세정하여 비어홀 형성을 위한 제2 포토 레지스트 패턴(260)을 형성한다. 이 경우, 제2 포토 레지스트막(255)의 현상 및 세정 공정 동안 제2 포토 레지스트막(255) 아래의 충진막(250)은 대부분 제거된다.
이어서, 제2 포토 레지시트 패턴(260)을 식각 마스크로 이용하여 제2 절연막(220) 및 제1 저지막(215)을 부분적으로 식각하여 상기 트렌치(245)와 부분적으로 중첩되는 비어홀(265)을 형성한다. 이에 따라, 제1 절연막(205)에 형성된 도전성 패턴(210)의 상면이 노출된다.
계속하여, 제2 포토 레지스트 패턴(260)을 애싱 및 스트립 공정을 통하여 제거한다. 이와 같이 제2 포토 레지스트 패턴(260)을 제거하는 동안 제2 포토 레지스트 패턴(260) 아래에 부분적으로 잔류하는 충진막(250)도 완전히 제거된다.
도 3d를 참조하면, 상기 트렌치(165) 및 비어홀(145)을 채우면서 상기 캡핑막(235) 상에 구리와 같은 금속을 스퍼터링 방법, 화학 기상 증착 방법, 또는 전기 도금 방법을 이용하여 증착하여 금속층을 형성한 다음, 증착된 금속층을 화학 기계적 연마 공정으로 연마하여 비어홀(265) 및 트렌치(245)에 각기 구리로 이루어져 제1 절연층(205)의 도전성 패턴(210)에 전기적으로 연결되는 콘택(275) 및 금속 배선(270)을 형성한다.
전술한 바에 따르면, 비어홀을 먼저 형성하고 트렌치를 형성하는 공정이나 트렌치를 먼저 형성한 다음 비어홀을 형성하는 공정에 있어서 수용성 폴리머로 이루어진 충진막을 사용하여 비어홀 또는 트렌치를 형성하기 위한 포토 레지스트막의 두께를 낮추어 사진 식각 공정에서 초점 심도를 향상시키고 공정 마진을 확보할 수 있다는 점에 대하여 도시 및 설명하였지만, 기타 트렌치와 비어홀을 동시에 형성하는 듀얼 다마신 공정에 대하여서도 본 발명에 따른 방법을 적용하여 동일한 효과를 얻을 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 듀얼 다마신 공정을 이용하여 반도체 소자를 제조하는 동안 트렌치 또는 비어홀에 먼저 수용성 폴리머로 이루어진 충진막을 채운 다음, 충진막 상에 포토 레지스트막을 도포하고 이를 패터닝하여 트렌치또는 비어홀을 형성하기 위한 포토 레지스트 패턴을 제작한다.
따라서, 충진막 상에 형성되는 포토 레지스트막의 두께를 종래의 경우에 비하여 현저하게 낮출 수 있기 때문에 포토 레지스트막의 사진 식각 공정의 초점 심도를 향상시킬 수 있으며, 공정 마진을 충분하게 확보할 수 있다. 또한, 포토 레지스트 패턴을 원하는 형상 및 치수로 조절하여 트렌치 및 비어홀을 정확한 치수로 형성할 수 있으므로 공정 수율을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 삭제
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  6. 삭제
  7. 삭제
  8. 삭제
  9. 반도체 기판 상에 도전성 패턴이 형성된 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 제1 저지막, 제2 절연막, 제2 저지막, 제3 절연막 및 캡핑막을 순차적으로 형성하는 단계;
    상기 캡핑막 상에 제1 포토 레지스트막을 형성하고, 상기 제1 포토 레지스트막을 패터닝하여 제1 포토 레지스트 패턴을 형성하는 단계;
    상기 제1 포토 레지스트 패턴을 마스크로 이용하여 상기 캡핑막, 상기 제3 절연막, 상기 제2 저지막, 상기 제2 절연막 및 상기 제1 저지막을 부분적으로 식각하여 상기 도전성 패턴을 노출시키는 비어홀을 형성하는 단계;
    상기 비어홀을 채우면서 상기 제3 절연막 상에 충진막을 형성하는 단계;
    상기 충진막 상에 제2 포토 레지스트막을 형성하는 단계;
    상기 제2 포토 레지스트막을 패터닝하여 제2 포토 레지스트 패턴을 형성하고 상기 충진막을 제거하는 단계;
    상기 제2 포토 레지스트 패턴을 마스크로 이용하여 상기 캡핑막, 상기 제3 절연막 및 상기 제2 저지막을 식각하여 상기 비어홀과 부분적으로 중첩되는 트렌치를 형성하는 단계; 및
    상기 트렌치에 금속 배선을 형성하고 상기 비어홀에 상기 도전성 패턴에 연결되는 콘택을 형성하는 단계를 포함하는 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법.
  10. 제9항에 있어서, 상기 충진막은 상기 제2 포토 레지스트막을 현상 및 세정하여 상기 제2 포토 레지스트 패턴을 형성하는 동안 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 반도체 기판 상에 도전성 패턴이 형성된 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 제1 저지막, 제2 절연막, 제2 저지막, 제3 절연막 및 캡핑막을 순차적으로 형성하는 단계;
    상기 캡핑막 상에 제1 포토 레지스트막을 형성하고, 상기 제1 포토 레지스트막을 패터닝하여 제1 포토 레지스트 패턴을 형성하는 단계;
    상기 제1 포토 레지스트 패턴을 마스크로 이용하여 상기 캡핑막, 상기 제3 절연막 및 상기 제2 저지막을 부분적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 채우면서 상기 제3 절연막 상에 충진막을 형성하는 단계;
    상기 충진막 상에 제2 포토 레지스트막을 형성하는 단계;
    상기 제2 포토 레지스트막을 패터닝하여 제2 포토 레지스트 패턴을 형성하고 상기 충진막을 제거하는 단계;
    상기 제2 포토 레지스트 패턴을 마스크로 이용하여 상기 캡핑막, 상기 제2 절연막 및 상기 제1 저지막을 식각하여 상기 트렌치와 부분적으로 중첩되며 상기 도전성 패턴을 노출시키는 비어홀을 형성하는 단계; 및
    상기 트렌치에 금속 배선을 형성하고 상기 비어홀에 상기 도전성 패턴에 연결되는 콘택을 형성하는 단계를 포함하는 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법.
  12. 제11항에 있어서, 상기 충진막은 상기 제2 포토 레지스트막을 현상 및 세정하여 상기 제2 포토 레지스트 패턴을 형성하는 동안 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100682184B1 (ko) * 2004-12-28 2007-02-12 주식회사 하이닉스반도체 감광막 패턴 수축용 조성물
KR100680426B1 (ko) * 2004-12-30 2007-02-08 주식회사 하이닉스반도체 포토레지스트 패턴 코팅용 수용성 조성물 및 이를 이용한미세패턴 형성 방법
US20060148243A1 (en) * 2004-12-30 2006-07-06 Jeng-Ho Wang Method for fabricating a dual damascene and polymer removal

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6057239A (en) * 1997-12-17 2000-05-02 Advanced Micro Devices, Inc. Dual damascene process using sacrificial spin-on materials
US6268283B1 (en) * 1999-01-06 2001-07-31 United Microelectronics Corp. Method for forming dual damascene structure
KR20020010832A (ko) * 2000-07-31 2002-02-06 윤종용 듀얼 다마신 형성방법
KR20040003270A (ko) * 2002-07-02 2004-01-13 동부전자 주식회사 금속 라인 마스크 공정을 간략화한 듀얼 다마신 배선형성방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1184640A (ja) * 1997-09-05 1999-03-26 Tokyo Ohka Kogyo Co Ltd 反射防止膜形成用塗布液
US5935762A (en) * 1997-10-14 1999-08-10 Industrial Technology Research Institute Two-layered TSI process for dual damascene patterning
US6323121B1 (en) * 2000-05-12 2001-11-27 Taiwan Semiconductor Manufacturing Company Fully dry post-via-etch cleaning method for a damascene process
US6967173B2 (en) * 2000-11-15 2005-11-22 Texas Instruments Incorporated Hydrogen plasma photoresist strip and polymeric residue cleanup processs for low dielectric constant materials
KR100358050B1 (ko) 2000-12-29 2002-10-25 주식회사 하이닉스반도체 반도체 소자의 금속 배선 및 커패시터 제조 방법
KR100385227B1 (ko) 2001-02-12 2003-05-27 삼성전자주식회사 구리 다층 배선을 가지는 반도체 장치 및 그 형성방법
US6821896B1 (en) * 2001-05-31 2004-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method to eliminate via poison effect
US6337269B1 (en) * 2001-06-21 2002-01-08 United Microelectronics Corp. Method of fabricating a dual damascene structure
US6790770B2 (en) * 2001-11-08 2004-09-14 Taiwan Semiconductor Manufacturing Co., Ltd Method for preventing photoresist poisoning
US6638871B2 (en) * 2002-01-10 2003-10-28 United Microlectronics Corp. Method for forming openings in low dielectric constant material layer
US6774037B2 (en) * 2002-05-17 2004-08-10 Intel Corporation Method integrating polymeric interlayer dielectric in integrated circuits
US6689695B1 (en) * 2002-06-28 2004-02-10 Taiwan Semiconductor Manufacturing Company Multi-purpose composite mask for dual damascene patterning

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6057239A (en) * 1997-12-17 2000-05-02 Advanced Micro Devices, Inc. Dual damascene process using sacrificial spin-on materials
US6268283B1 (en) * 1999-01-06 2001-07-31 United Microelectronics Corp. Method for forming dual damascene structure
KR20020010832A (ko) * 2000-07-31 2002-02-06 윤종용 듀얼 다마신 형성방법
KR20040003270A (ko) * 2002-07-02 2004-01-13 동부전자 주식회사 금속 라인 마스크 공정을 간략화한 듀얼 다마신 배선형성방법

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