KR100579856B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

소정의 하부 구조를 가지는 반도체 기판 위에 식각 정지막을 형성하는 단계, 식각 정지막 위에 층간 절연막을 형성하는 단계, 층간 절연막 위에 제1 감광막을 형성하는 단계, 제1 감광막을 패터닝하여 마스크로 삼아 층간 절연막을 사진 식각하여 비아홀을 형성하는 단계, 제1 감광막을 제거하는 단계, 비아홀 및 층간 절연막에 제2 감광막을 형성하는 단계, 제2 감광막을 사진 식각하여 도랑을 형성하는 단계, 제2 감광막을 마스크로 하여 층간 절연막을 식각하여 트렌치를 형성하는 단계, 제2 감광막을 제거하는 단계, 비아홀이 형성된 영역에 노출된 식각 정지막을 제거하는 단계, 비아홀 및 트렌치 내벽에 베리어 금속막을 형성하는 단계, 베리어 금속막 위에 금속 씨드막을 형성하는 단계, 그리고 금속 씨드막 위에 금속 박막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
금속 박막, 금속 배선, 감광막

Description

반도체 소자의 금속 배선 형성 방법{METAL LINE FORMATION METHOD OF SEMICONDUCTOR DEVICE}
도 1 내지 도 7은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 제조 공정 별로 도시한 도면이다.
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로서, 더욱 상세하게는 듀얼 다마신 공정(dual damascene process)을 이용하여 반도체 소자의 금속 배선을 형성하는 방법에 관한 것이다.
일반적으로 반도체 소자의 금속 배선은 알루미늄 및 그 합금, 구리 등의 금속 박막을 이용하여 반도체 소자 사이의 전기적 접속 및 패드 접속을 통해 반도체 기판 내에 형성되어 있는 회로를 연결한다.
이러한 금속 배선의 형성은 산화막 등의 절연막에 의해 격리된 소자 전극 및 패드를 연결하기 위하여, 먼저 절연막을 선택적으로 식각하여 접촉구를 형성하고, 베리어 메탈과 텅스텐을 이용하여 접촉구를 채우는 금속 플러그를 형성한다. 그리고, 상부에 금속 박막을 형성하고, 패터닝(patterning)하여 소자 전극 및 패드를 접속하기 위한 금속 배선을 형성한다.
이와 같은 금속 배선을 패터닝하기 위하여 주로 포토리소그래피(photolithography) 공정을 이용하는데, 반도체 소자의 미세화에 따라 금속 배선의 CD(critical dimension)가 점차적으로 작아짐으로 해서 금속 배선의 미세 패턴을 형성하는 데 어려움이 있다. 따라서, 이러한 것을 방지하여 미세 패턴의 금속 배선을 용이하게 형성하기 위하여 도입된 것이 다마신 공정이다.
우선, 다마신 공정은 반도체 기판 위에 SiN 물질로 구성된 식각 정지막을 증착하고, 식각 정지막 위에 층간 절연막을 형성한다.
다음 단계에서는 층간 절연막 위에 반사 방지막을 형성하고, 그 위에 제1 감광막을 형성한다. 이어, 반사 방지막 및 제1 감광막을 사진 식각하여 마스크로 삼아 비아홀을 형성한다. 이어, 비아홀에 제2 감광막을 채운 다음, 층간 절연막 위에 형성되어 있는 제2 감광막을 제거한다.
다음, 층간 절연막 및 제2 감광막 위에 제2 반사 방지막 및 제3 감광막을 순차적으로 형성한다. 제2 반사 방지막 및 제3 감광막은 패터닝하여 마스크로 삼아 트렌치를 형성한다.
다음, 비아홀에 남은 제2 감광막을 제거하고, 노출된 식각 정지막을 제거한다.
그 다음, 비아홀에 베리어 금속막을 증착하고, 비아홀과 트렌치를 구리와 같은 금속 박막으로 채운다. 이어, 층간 절연막 위에 형성된 금속 박막은 CMP(chemical mechanical polishing) 공정을 거쳐 평탄화함으로써 금속 배선층을 형성한다.
이와 같이, 종래의 금속 배선을 형성하는 공정은 감광막 3회, 반사 방지막 2회를 형성해야하므로 공정 시간이 지연되며 원가가 상승된다.
또한, 반도체 소자의 수율 및 신뢰성이 저하된다.
본 발명의 기술적 과제는 반도체 소자의 금속 배선 형성 공정을 단순화 하는 것이다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 소정의 하부 구조를 가지는 반도체 기판 위에 식각 정지막을 형성하는 단계, 상기 식각 정지막 위에 층간 절연막을 형성하는 단계, 상기 층간 절연막 위에 제1 감광막을 형성하는 단계, 상기 제1 감광막을 패터닝하여 마스크로 삼아 상기 층간 절연막을 사진 식각하여 비아홀을 형성하는 단계, 상기 제1 감광막을 제거하는 단계, 상기 비아홀 및 상기 층간 절연막에 제2 감광막을 형성하는 단계, 상기 제2 감광막을 사진 식각하여 도랑을 형성하는 단계, 상기 제2 감광막을 마스크로 하여 상기 층간 절연막을 식각하여 트렌치를 형성하는 단계, 상기 제2 감광막을 제거하는 단계, 상기 비아홀이 형성된 영역에 노출된 식각 정지막을 제거하는 단계, 상기 비아홀 및 상기 트렌치 내벽에 베리어 금속막을 형성하는 단계, 상기 베리어 금속막 위에 금속 씨드막을 형성하는 단계, 그리고 상기 금속 씨드막 위에 금속 박막을 형성하는 단계를 포함한다.
상기 식각 정지막은 상기 층간 절연막이 과식각 되는 것을 방지할 수 있다.
화학적 기계 연마 공정에 의해 상기 층간 절연막 위의 상기 금속 박막, 상기 금속 씨드막 및 상기 베리어 금속막을 제거하는 단계를 더 포함할 수 있다.
상기 금속 박막은 구리로 이루어질 수 있다.
상기 도랑을 형성하기 위한 사진 식각공정은 하부 층간 절연막이 노출되지 않도록 할 수 있다.
상기 도랑의 바닥면 아래 영역에 형성되어 있는 상기 제2 감광막은 O2 플라스마 공정으로 제거할 수 있다.
상기 제2 감광막의 두께는 상기 트렌치의 깊이에 대응할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 공정 단계별로 나타낸 단면도이다.
반도체 소자의 금속 배선을 형성하기 위해 우선, 도 1에 도시한 바와 같이, 소자 전극 또는 전도층이 형성된 박막을 포함하는 반도체 기판(1) 위에 전도층과 후속 공정에 의해 형성되는 금속 배선과의 반응을 방지하고, 후속 공정에서 층간 절연막을 식각할 경우 식각 정지점으로 이용하기 위하여 식각 정지막(2)을 형성한다. 그리고, 식각 정지막(2) 상부에 층간 절연막(3)을 증착한다
이렇게 형성된 식각 정지막(2)은 후속으로 이루어지는 식각 공정에서 층간 절연막(3) 의 식각률(etch rate) 차이에 의한 과식각에 의해 발생하기 쉬운 패턴 불량 및 하부 박막의 손상 등을 방지할 수 있다.
그 다음, 도 2에 도시한 바와 같이, 층간 절연막(3) 위에 반사 방지막 및 제1 감광막을 순차적으로 형성하고 패터닝한다. 이어, 층간 절연막(3)은 반사 방지막 및 제1 감광막을 마스크로 하여 사진 식각하여 비아홀(4)을 형성한다.
그런 다음, 도 3에 도시한 바와 같이, 비아홀(4)이 형성되어 있는 층간 절연막(3) 위에 제2 감광막(5)을 형성한다.
이때, 제2 감광막(5)의 두께는 후속 공정에서 형성하는 트렌치(7)의 깊이에 대응한다. 설명의 편의를 위한 한 예로서, 트렌치(7)의 깊이가 3500~4000Å일 경우, 제2 감광막(5)은 7000~8000Å 정도의 두께로 형성한다.
그 다음, 도 4에 도시한 바와 같이, 층간 절연막(3) 및 비아홀(4) 위에 위치 하는 제2 감광막(5)을 사진 식각하여 도랑(6)을 형성하는데 이때, 하부의 층간 절연막이 노출되지 않도록 한다.
그 다음, 도 5에 도시한 바와 같이, O2 플라스마를 이용하여 도랑(6) 바닥면 아래에 남아있는 제2 감광막(5)을 제거하며, 도랑(6)의 측벽의 굴곡을 제거한다.
다음, 제2 감광막(5)을 마스크로 하여 층간 절연막(3)을 식각하여 트렌치(7)를 형성한다. 그리고 제2 감광막(5)을 제거하고, 노출된 식각 정지막(2)을 식각하여 제거한다.
그 다음, 도 6에 도시한 바와 같이, 비아홀(4) 및 트렌치(7) 내벽에 베리어 금속막(8)을 증착하여 후속 공정에서 형성되는 금속 박막(10)과 반도체 기판(1) 사이의 반응을 방지한다. 이때, 베리어 금속막(8)은 TaN을 수백 Å의 두께로 증착하여 형성한다.
한편, 베리어 금속막(8)은 고유저항(resistivity)이 크기 때문에 전기 분해 (electroplating process deposition : EPD)에 의한 금속 박막의 형성 공정에서 박막 표면에 전자 공급을 원활히 하기 위하여 베리어 금속막(8) 상부에 금속 씨드(seed)막(9)을 수백 Å의 두께로 증착한다. 여기서, 금속 씨드막(9)은 구리(Cu)로 형성한다.
그 다음 도 7에 도시한 바와 같이, 금속 씨드막(9) 위에 금속 박막(10)을 형성하고, 화학적 기계 연마 공정을 통하여 층간 절연막(3) 위에 형성된 금속 박막(10), 베리어 금속막(8) 및 금속 씨드막(9)을 제거함으로써 안정적인 반도체 소자의 금속 배선을 완성한다. 이러한 금속 배선은 구리 배선인 것이 바람직하다.
본 발명에 따르면 듀얼 다마신 공정에서 반사 방지막 1회, 감광막 2회 형성을 통하여 비아홀 및 트렌치를 형성함으로써 반도체 소자의 공정 단계를 단순화할 수 있으며 원가를 절감할 수 있다.
또한, 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (7)

  1. 소정의 하부 구조를 가지는 반도체 기판 위에 식각 정지막을 형성하는 단계,
    상기 식각 정지막 위에 층간 절연막을 형성하는 단계,
    상기 층간 절연막 위에 제1 감광막을 형성하는 단계,
    상기 제1 감광막을 패터닝하여 마스크로 삼아 상기 층간 절연막을 사진 식각하여 비아홀을 형성하는 단계,
    상기 제1 감광막을 제거하는 단계,
    상기 비아홀 및 상기 층간 절연막에 제2 감광막을 형성하는 단계,
    상기 제2 감광막을 사진 식각하여 도랑을 형성하는 단계,
    상기 제2 감광막을 마스크로 하여 상기 층간 절연막을 식각하여 트렌치를 형성하는 단계,
    상기 제2 감광막을 제거하는 단계,
    상기 비아홀이 형성된 영역에 노출된 식각 정지막을 제거하는 단계,
    상기 비아홀 및 상기 트렌치 내벽에 베리어 금속막을 형성하는 단계,
    상기 베리어 금속막 위에 금속 씨드막을 형성하는 단계, 그리고
    상기 금속 씨드막 위에 금속 박막을 형성하는 단계
    를 포함하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에서,
    상기 식각 정지막은 상기 층간 절연막이 과식각 되는 것을 방지하는 반도체 소자의 금속 배선 형성 방법.
  3. 제1항에서,
    화학적 기계 연마 공정에 의해 상기 층간 절연막 위의 상기 금속 박막, 상기 금속 씨드막 및 상기 베리어 금속막을 제거하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.
  4. 제1항에서,
    상기 금속 박막은 구리로 이루어진 반도체 소자의 금속 배선 형성 방법.
  5. 제1항에서,
    상기 도랑을 형성하기 위한 사진 식각공정은 하부 층간 절연막이 노출되지 않도록 하는반도체 소자의 금속 배선 형성 방법.
  6. 제5항에서,
    상기 도랑의 바닥면 아래 영역에 형성되어 있는 상기 제2 감광막은 O2 플라스마 공정으로 제거하는 반도체 소자의 금속 배선 형성 방법.
  7. 제1항에서,
    상기 제2 감광막의 두께는 상기 트렌치의 깊이에 대응하는 반도체 소자의 금속 배선 형성 방법.
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